HDLC控制协议的FPGA设计与实现
HDLC控制协议的FPGA设计与实现摘要：设计了一种基于ＦＰＧＡ的ＨＤＬＣ协议控制系统该系统可有效利用ＦＰＧＡ片内硬件资源，无需外围电路，高度集成且操作简单。重点对协议的ＣＲＣ校验及“０”比特插入模块进行了介绍，给出了相应的ＶＨＤＬ代码及功能仿真波形图。 关键词：高级数据链路控制； 现场可编程门阵列； 循环冗余码校验
１ 引言
ＨＤＬＣ（Ｈｉｇｈ Ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ）协议是通信领域中应用最广泛的协议之一，它是面向比特的高级数据链路控制规程，具有差错检测功能强大、高效和同步传输的特点。目前市场上有很多专用的ＨＤＬＣ芯片，但这些芯片大多因追求功能的完备，而使芯片的控制变得复杂。实际上，对于某些特殊场合的特殊用途(如手持式设备)，我们只需选择ＨＤＬＣ协议中最符合系统要求的部分功能，设计一种功能相对简单、使用灵活的小型化ＨＤＬＣ协议控制器。
另一方面，随着深亚微米工艺技术的发展，ＦＰ-ＧＡ(Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ)芯片的规模越来越大，其单片逻辑门数已超过上百万门。同时它还具有设计开发周期短、设计制造成本低、可实时在线检验等优点，因此被广泛用于特殊芯片设计中。本设计中采用Ａｌｔｅｒａ公司的ＦＬＥＸ１０Ｋ芯片ＥＰＦ１０Ｋ２０ＲＣ２４０－３来实现ＨＤＬＣ协议控制器。
２ ＨＤＬＣ协议简介
在ＨＤＬＣ 通信方式中，所有信息都是以帧的形式传送的，ＨＤＬＣ帧格式如表１所列。
表1 HDLC帧格式示意图
标志字 地址段 控制段 信息段 CRC校验 标志字 01111110 8bit/16bit 8bit/16bit 可变长度 16bit 01111110 （１） 标志字
ＨＤＬＣ协议规定，所有信息传输必须以一个标志字开始，且以同一个标志字结束，这个标志字是０１１１１１１０。开始标志到结束标志之间构成一个完整的信息单位，称为一帧。接收方可以通过搜索０１１１１１１０来探知帧的开始和结束，以此建立帧同步。在帧与帧之间的空载期，可连续发送标志字来做填充。
（２） 信息段及“０”比特插入技术
ＨＤＬＣ帧的信息长度是可变的，可传送标志字以外的任意二进制信息。为了确保标志字是独一无二的，发送方在发送信息时采用“０”比特插入技术，即发送方在发送除标志字符外的所有信息时（包括校验位），只要遇到连续的５个“１”，就自动插入一个“０”；反之，接收方在接收数据时，只要遇到连续的５个“１”，就自动将其后的“０”删掉。“０”比特插入和删除技术也使得ＨＤＬＣ具有良好的传输透明性，任何比特代码都可传输。
（３） 地址段及控制段
地址字段为８位，也可以８的倍数进行扩展，用于标识接收该帧的栈地址；控制字段为８位，发送方的控制字段用来表示命令和响应的类别和功能。
（４） ＣＲＣ校验
ＨＤＬＣ采用１６位循环冗余校验码（ＣＲＣ－１６）进行差错控制，其生成多项式为
ｘ１６＋ｘ１２＋ｘ５＋１
ＨＤＬＣ差错校验指对整个帧的内容作ＣＲＣ循环冗余校验，即对在纠错范围内的错码进行纠正，对在校错范围内的错码进行校验，但不能纠正。标志位和按透明规则插入的所有“０”不在校验的范围内。
３ ＨＤＬＣ协议的ＦＰＧＡ实现
基于ＦＰＧＡ实现的ＨＤＬＣ协议控制器包括接收和发送两个模块，其总体结构如图１所示。
发送端先将待发送的并行数据进行并／串转换，然后由系统自动完成ＣＲＣ编码、“０”比特插入和标志字插入，再将处理后的数据按同步串行传输方式发送；接收端先接收同步串行数据，然后由系统自动完成标志字的检测、去“０”及ＣＲＣ校验，再将同步串行数据转换成８位并行方式输出。整个系统收发端使用同一个全局时钟。下面分别对关键部分进行介绍。
图2
３．１ 并／串及串／并转换模块
数据发送时，为了平滑处理机和ＨＤＬＣ协议控制器之间的数据传输速率，发送端配有一个２５×８的ＦＩＦＯ作为两者的接口模块，该模块可将数据总线送入的并行数据转换成串行数据输出。同样，接收端也配有一接收ＦＩＦＯ，可将接收到的数据进行串并转换并送入数据总线。
３．２ ＣＲＣ校验
ＨＤＬＣ协议使用循环冗余校验，在发送端对信息进行ＣＲＣ编码，其生成多项式为
ｇ(ｘ)＝ｘ１６＋ｘ１２＋ｘ５＋１
ＣＲＣ校验模块实际为根据生成多项式所设计的编码电路。根据循环系统码编码原理，该编码电路实际上是乘ｘ１６除ｇ(ｘ)的电路，其示意图如图２所示。电路的工作过程如下：
（１）１６级移位寄存器的初始状态全清零，门１开、门２关，然后进行移位。信息位移入编码电路后，一方面经或门输出，一方面则自动乘以ｘ１６后进入除ｇ(ｘ)除法电路，从而完成乘ｘ１６除ｇ(ｘ)的功能；
（２）信息位全部移入编码电路后除法完成，此时１６位移位寄存器中的内容就是除法的余式的系数，即校验元；
（３）门１关、门２开，再经过１６次移位后，把移位寄存器的校验元全部输出；
（４）门１开、门２关，送入第二组信息组重复上述过程。
ＣＲＣ编码器的核心ＶＨＤＬ源代码如下：
．．．．．．
Ｄ０＜＝ｄｉｎ ｘｏｒ Ｄ(１５);
ｆｏｒ ｉ ｉｎ ０ ｔｏ ３ ｌｏｏｐ
Ｄ(ｉ＋１)＜＝Ｄ(ｉ)
ｅｎｄ ｌｏｏｐ;
Ｄ(５)＜＝Ｄ(４) ｘｏｒ Ｄ(１５) ｘｏｒ ｄｉｎ;
ｆｏｒ ｉ ｉｎ ５ ｔｏ １０ ｌｏｏｐ;
Ｄ(ｉ＋１)＜＝Ｄ(ｉ);
ｅｎｄ ｌｏｏｐ;
Ｄ(１２)＜＝Ｄ(１１) ｘｏｒ Ｄ(１５) ｘｏｒ ｄｉｎ;
ｆｏｒ ｉ ｉｎ １２ ｔｏ １４ ｌｏｏｐ
Ｄ(ｉ＋１)＜＝Ｄ(ｉ);
ｅｎｄ ｌｏｏｐ;
．．．．．．
发送端通过上述的ＣＲＣ编码电路产生１６比特的校验位。接收方通过ＣＲＣ译码检验该帧信息是否传送出错。在满足系统要求的情况下，ＣＲＣ译码只检错，不纠错。其功能示意图如图３所示。
输入信息通过１６比特的移位寄存器后，一路作为数据信息输出，另一路流入ＣＲＣ编码器对信息进行编码，并产生１６比特校验位。当信息位全部移出后，１６比特移位寄存器中的信息即为发送端发送的１６位ＣＲＣ校验位，ＣＲＣ编码器（１６Ｂｉｔ）的内容为接收到的信息根据生成多项式ｇ(ｘ)所生成的１６比特校验码。然后将两个寄存器进行比较，如果内容相同，说明信息传送正确；否则报错，丢弃该帧。
３．３ “０”比特插入及删除模块
发送端信息经ＣＲＣ编码后，要进行插“０”操作，即遇到连续的５个“１”时在其后插入一个“０”；同样，接收端同步建立后提取出的信息要去“０”，即遇到连续的５个“１”时要将其后的“０”去掉。
去“０”模块的ＶＨＤＬ代码如下：
．．．．．．
ｉｆ ｄｉｎ＝“１” ｔｈｅｎ
ｉｆ ｃｎｔ＝５ ｔｈｅｎ
ｃｎｔ:＝０;
ｅｎｄ ｉｆ;
ｃｎｔ:＝ｃｎｔ＋１;
ｅｌｓｅ
ｃｎｔ:＝０;
ｅｎｄ ｉｆ;
ｉｆ ｃｎｔ＝５ ｔｈｅｎ
ｚｅｒｏ ｄｅｌ＜＝′０′;
ｅｌｓｅ
ｚｅｒｏ ｄｅｌ＜＝′１′;
ｅｎｄ ｉｆ;
．．．．．．
去“０”模块的功能仿真波形如图４所示，其中ｄｉｎ是提取同步后的信息，ｃｌｋ是信息时钟，ｄｏｕｔ是去“０”后的信息，ｃｌｋ ｏｕｔ是去“０”操作后的信息时钟。从图４中可看出，去“０”前的信息为“１１１１１０１”，通过去“０”操作后，信息为“１１１１１１”，将５个“１”后的“０”去掉了。
４ 结束语
本文提出了一种基于ＦＰＧＡ的ＨＤＬＣ协议控制器设计方案，并利用Ａｌｔｅｒａ公司的ＦＬＥＸ１０Ｋ芯片ＥＰＦ１０Ｋ２０ＲＣ２４０－３来实现，占该芯片内部单元的７０％左右。实践表明，该协议控制器操作简单、使用灵活，能够很好地应用于各种小型通信设备。本系统的硬件实现采用ＶＨＤＬ设计，通过建立ＶＨＤＬ行为模型和进行ＶＨＤＬ行为仿真，可以及早发现设计中潜在的问题，缩短了设计周期，提高了设计的可靠性和效率。 谢谢分享！:D
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