用CPLD实现DSP与PLX9054之间的连接
用CPLD实现DSP与PLX9054之间的连接摘要：介绍了利用CPLD实现DSP芯片TMS320C6711b和PCI桥芯片PLX9054之间高速数据传输的系统设计方法，并给出了相应的系统设计原理图，同时对该系统的性能进行了分析。 关键词：PCI总线；TMS320C6711b；HPI(host port interface)；局部总线；PLX9054
ＣＰＬＤ是一种复杂的用户可编程逻辑器件。它以操作灵活，开发迅速，投资风险低，可多次编程擦写和在系统可编程（Ｉｎ Ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ）等特点而成为一种可优化硬件电路设计且具竞争力的产品。近年来，随着微电子集成工艺的不断发展，各种系列的ＣＰＬＤ可为简单ＰＡＬ综合设计到先进实时硬件现场升级等全部范围内的任务设计提供全套的解决方法。本文将给出如何使用Ｘｉｌｉｎｘ公司的ＣＰＬＤ器件ＸＣ９５００ＬＶ实现ＰＬＸ９０５４的局部总线 （ｌｏｃａｌ ｂｕｓ）和ＤＳＰ的ＨＰＩ口之间的实时通信方法。采用这种设计可以以单字或ＤＭＡ方式完成主机与ＤＳＰ之间的高速数据传输，传输速率可达到１６Ｍｂ／ｓ。该方法可广泛应用于实时图形、图像及动画处理等场合。
图1
１ 设计需求
１．１ ｌｏｃａｌ ｂｕｓ接口要求
ＰＬＸ９０５４是ＰＣＩ接口专用主从器件，包括通信、网络、磁盘控制、多媒体等高性能接口功能。ＰＬＸ９０５４可以以多种方式实现从ｐｃｉ ｂｕｓ端到ｌｏｃａｌ ｂｕｓ端(局部总线)的数据转移, 如直接传输，ＤＭＡ控制传输等。通过ｐｃｉ ｂｕｓ和ｌｏｃａｌ ｂｕｓ之间以六个可编程ＦＩＦＯ的不同连接可实现突发并发传输， 同时也可通过串行ＥＥＰＲＯＭ或ＰＣＩ主控设备对ＰＬＸ９０５４内部的配置寄存器进行设置，其简化框图如图１所示。图中，通过配置ＥＥＰＲＯＭ可设置ＰＬＸ９０５４作为ＰＣＩ总线的从设备工作在Ｃ模式下（数据、地址总线非复用），该模式下的ｌｏｃａｌ ｂｕｓ数据宽度为１６ｂｉｔ，同时，通过使能外部设备就绪信号ＲＥＡＤＹ还可以禁止无限爆发操作（屏蔽ＢＴＥＲＭ ｂｉｔ）。
Ｌｏｃａｌ ｂｕｓ端的读、写时序基本相同，图２所示是其单字读写操作时序。以写周期为例，首先，ＰＬＸ９０５４通过置ＬＨＯＬＤ信号有效来申请ｌｏｃａｌ ｂｕｓ的主控权，在收到ｌｏｃａｌ ｂｕｓ仲裁的响应信号ＬＨＯＬＤＡ之后，ＰＬＸ９０５４将成为ｌｏｃａｌ ｂｕｓ的主控，随后置ＡＤＳ信号为低，使得地址总线信号ＬＡ[３１：２]、字节使能信号ＬＢＥ[３：０]和读写选择信号ＬＷ／ Ｒ 进入有效状态，一个ＬＣＬＫ周期之后，９０５４停止驱动ＡＤＳ，这时，地址总线ＬＡ[３１：２]上的地址信号将保持有效直至数据线上的数据有效并保持一个ＬＣＬＫ周期。数据线ＬＤ[１５：０]上的数据信号由ＲＥＡＤＹ驱动， ＲＥＡＤＹ表示ｌｏｃａｌ ｂｕｓ设备已经准备好，可以发送或者接收数据。ＢＬＡＳＴ信号由ＰＬＸ９０５４提供，ＢＬＡＳＴ信号为低表示一次传输的最后一个字节，ＢＬＡＳＴ的上升沿可用于标志一次数据传输的完成。一个ＬＣＬＫ周期之后，ＰＬＸ９０５４拉低ＬＨＯＬＤ以放弃对ｌｏｃａｌ ｂｕｓ的主控权，此后，ｌｏｃａｌ ｂｕｓ仲裁响应９０５４的ＬＨＯＬＤ信号，并拉低ＬＨＯＬＤＡ以收回ｌｏｃａｌ ｂｕｓ主控权，这时的ｌｏｃａｌ ｂｕｓ置于闲置状态。这里，ＰＬＸ９０５４作为ｌｏｃａｌ ｂｕｓ主控权的唯一申请者，只要提出总线申请，ｌｏｃａｌ ｂｕｓ仲裁就会立即响应该申请。
１．２ ＨＰＩ口设计要求
ＨＰＩ口是一种数据宽度为１６ｂｉｔ的并行端口（Ｃ６４＊＊系列ＤＳＰ中，ＨＰＩ口的数据宽度达到３２ｂｉｔ）。通过ＨＰＩ口，主机可以直接对ＣＰＵ的存储器空间进行操作。在Ｃ６２１＊／Ｃ６７１＊系列ＤＳＰ中，没有留出专门的ＥＤＭＡ通道来执行ＨＰＩ口的访问操作，而是直接将ＨＰＩ口连接到内部的地址产生硬件上，因而提高了对内部存储空间的访问速度。ＨＰＩ口内部加入了两个八级深度的读写缓冲，可以执行地址自增的读写操作，提高读写操作的吞吐量。ＨＰＩ口为内部ＣＰＵ提供了标准３２ｂｉｔ的数据接口，同时为外部主机也提供了一个经济的１６ｂｉｔ接口，所以对外部主机而言，每次读写必须执行成对的１６ｂｉｔ操作。
ＨＰＩ口内部有三个寄存器，分别是控制寄存器（ＨＰＩＣ），地址寄存器（ＨＰＩＡ）和数据寄存器（ＨＰＩＤ）。这三个寄存器可以直接被主机访问，主机每执行一次对ＣＰＵ内部存储空间的访问都必须先对控制寄存器和地址寄存器写入相应的值，然后才能对数据寄存器进行读写操作。ＨＰＩ口的外部接口是由数据总线ＨＤ１５：０以及一部分用于描述和控制ＨＰＩ接口的控制信号组成，这些控制信号的具体类型如下：
ＨＣＮＴＬ[１:０]：控制ＨＰＩ的操作类型;
ＨＨＷＩＬ：半字确认输入，“０”，“１”分别表示一次字传输的第一个半字和第二个半字；
ＨＲ／Ｗ：读／写选择；
ＨＲＤＹ：就绪状态标志；
ＨＩＮＴ：中断标志，ＤＳＰ向主机提出中断；
ＨＡＳ：区别地址／数据复用总线的数据与地址；
ＨＤＳ１，ＨＤＳ２，ＨＣＳ：数据选通输入，三者配合可用于产生一个ＨＰＩ内部选通信号ＨＳＴＲＯＢＥ：
ＨＳＴＲＯＢＥ ＝[ＮＯＴ（ＨＤＳ１ ＸＯＲ ＨＤＳ２）] ＯＲ ＨＣＳ；
对于一个写ＨＰＩ口的操作，应首先使能ＨＣＳ，变化ＨＤＳ１或ＨＤＳ２，可使ＨＳＴＲＯＢＥ信号产生一个下降沿，ＨＰＩ口在这个下降沿采样控制信号ＨＣＮＴＬ１：０、ＨＨＷＩＬ和ＨＲ／Ｗ，同时在使能ＨＣＳ的同时扇出ＨＲＤＹ，以使主机进入等待状态，直到ＨＲＤＹ产生下降沿，表明ＨＰＩＤ已清空，可以接收新的数据。此时ＨＳＴＲＯＢＥ也将产生一个上升沿，并采样ＨＤ１５：０上的数据并将其送入ＨＰＩＤ，以完成第一个半字的写入。对于第二个半字的写入，由于３２ｂｉｔ的ＨＰＩＤ已经清空，可以直接写入数据，不会出现未准备好的情况，所以ＨＲＤＹ一直保持为低，与第一个字节的写入相同，该操作也在ＨＳＴＲＯＢＥ的下降沿采样控制信号，并在ＨＳＴＲＯＢＥ的上升沿采样数据总线ＨＤ[１５：０]的数据并送入ＨＰＩＤ，以完成一个３２ｂｉｔ的写入操作。
图3
对于读ＨＰＩ的操作，当ＨＣＳ有效且在主机不采用地址自增方式从ＨＰＩＤ执行读操作时（ｃａｓｅ１），ＨＰＩ会向内部地址产生电路送一个读请求，ＨＣＳ的下降沿可使ＨＲＤＹ变为高电平，直到内部地址产生电路将请求的数据载入ＨＰＩＤ，ＨＲＤＹ变为有效状态为止，此时数据线上的数据为读出的数据，而且该数据将保持有效直到ＨＳＴＲＯＢＥ上升沿采样数据后１０ｎｓ左右。由于在第二次读操作开始时，数据已经出现在ＨＰＩＤ上了，因此，第二个半字的读操作将不会遇到未准备好的情况；在ＨＰＩＤ以地址自增方式进行读操作时，ＨＣＳ在整个多个字节的传输过程中始终保持有效，一旦完成现在的读操作，下一地址的数据马上被取出。因此，完成现在读操作的第二个半字的传输之后（在ＨＳＴＲＯＢＥ的第二个上升沿），将由ＨＳＴＲＯＢＥ的下降沿（通过变化ＨＤＳ１或者ＨＤＳ２来产生）扇出ＨＲＤＹ信号，以用于指示ＨＰＩ正忙于数据的预读取。
图３是ＨＰＩ的读、写时序图，这里ＨＡＳ一直接高电平。
２ 设计实现
该系统中ＣＰＬＤ的功能主要是完成ｌｏｃａｌ ｂｕｓ端和ＨＰＩ端口之间控制信号和数据总线的连接，并保证数据传输的可靠性。通过以上对ｌｏｃａｌ ｂｕｓ和ＨＰＩ读写时序的分析可见，一些关键信号，如ＨＣＳ、ＲＥＡＤＹ、ＨＲＤＹ的时序设计很重要，实际上，整个ＣＰＬＤ设计的主要任务也是围绕这几个信号的设计展开的。
图4
由ＨＣＳ、ＨＤＳ１和ＨＤＳ２共同作用产生的ＨＰＩ口内部信号ＨＳＴＲＯＢＥ的上升沿和下降沿，直接控制着送入ＨＰＩ端口的数据信号和控制信号，而且ＨＳＴＲＯＢＥ变化速率决定了数据传输的速率，由此可见，该信号是一个非常关键的信号。这里ＨＣＳ信号作为字节传输标志信号，它在一次数据传输的过程中始终保持有效。而在数据传输结束之后，将ＨＣＳ拉高即可控制ＨＲＤＹ信号，以使其恢复到初始状态，从而为下一次的读写操作做好准备。设计时，可用ＨＤＳ１或ＨＤＳ２中的一个固定接至高电平，另一个用来控制ＨＳＴＲＯＢＥ以产生上升沿和下降沿。笔者在设计时将ＨＤＳ１固定接高电平，并由ＡＤＳ和ＨＲＤＹ信号产生逻辑来控制ＨＤＳ２信号。当ＨＲＤＹ处于无效状态（即ＨＰＩ端口未准备就绪）时，ＨＤＳ２信号不变，不采样任何信号；而当ＨＲＤＹ有效时，ＨＤＳ２信号同ＡＤＳ信号保持一致，并在ＡＤＳ的下降沿采样控制信号，在上升沿采样数据信号。另外，在一次传输开始之前和结束之后，ＨＤＳ２都要保持为高电平。
对于其它一些控制信号（如高低字节标志信号ＨＨＷＩＬ），由于它们是随着ＨＳＴＲＯＢＥ上升沿的出现不断产生０和１的交替变化，所以，可用ＨＤＳ２作为时钟输入的两分频电路来产生ＨＨＷＩＬ；而ｌｏｃａｌ ｂｕｓ申请应答信号ＬＨＯＬＤＡ，则可由ＬＨＯＬＤ信号经一个ＬＣＬＫ的延迟后输出产生；ＨＣＮＴＬ[０：１]接两根地址线，以便由上层驱动程序来控制对ＨＰＩ口内部不同寄存器的访问，并由ＬＷ／ Ｒ接反相器来产生Ｒ／ Ｗ信号。其原理图如图４所示。
３ 结束语
本文提供的这种设计方法经过实际运行检验，可以保证ＰＬＸ９０５４和ＤＳＰ之间的可靠连接，且逻辑关系简单。由于数据线可以完全独立于ＣＰＬＤ之外直接连接，可有效节约成本，因而具有较高的实用价值和经济价值。 谢谢分享！:D
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