DIY编程器网

标题: 基于FPGA和USB的高速数据传输、记录及显示系统 [打印本页]

作者: liyf 时间: 2014-10-5 10:15
标题: 基于FPGA和USB的高速数据传输、记录及显示系统
基于FPGA和USB的高速数据传输、记录及显示系统

摘要：提出了一种基于FPGA和USB的高速数据传输、记录及显示系统的设计方案，并对其中的低电压差分信号（LVDS）传输方式、FPGA功能模块以及USB传输模块等进行了介绍。该系统不但可以快速方便的传输、记录及显示雷达数据形成分机的数据，还具有判断数据帧头错误、帧长度错误的功能。 关键词：FPGA；USB；LVDS；数据传输
１　概述
雷达数据形成分机具有数据量大、传输速率高、帧格式固定等特点。目前用于雷达数据传输的一般有ＰＣＩ总线和网卡，其中３２位的ＰＣＩ接口数据传输速率最大可以达到１３３Ｍｂｉｔ／ｓ，而目前广泛采用的以太网卡的最大传输速率达到１００Ｍｂｉｔ／ｓ，虽然这两者的传输速度完全可以满足要求，但是它们存在安装繁琐，受计算机插槽数量和地址、中断资源限制等弱点。ＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）是一种通用串行总线，具有即插即用、可热插拔，使用方便、成本低的特点，其ＵＳＢ１．０能提供１２Ｍｂｐｓ的全速速率或１．５Ｍｂｐｓ的低速速率，而ＵＳＢ２．０则可以支持４８０Ｍｂｐｓ的高速传输速率。因此，在高速数据传输、记录及显示系统中，考虑到需要方便灵活地与计算机通信，可采用ＵＳＢ通讯方式来对雷达数据形成分机进行检测。

２　设计方案
整个系统主要由低电压差分信号（ＬＶＤＳ）接口电路、基于ＦＰＧＡ的高速数据缓存、判断数据错误模块、ＵＳＢ传输模块和计算机组成，其系统结构框图如图１所示。当低电压差分信号接口电路把接收的雷达数据形成分机数据送入ＦＰＧＡ缓存后，该信息便可通过ＵＳＢ接口进行传输、记录并在计算机上显示。该系统由低电压差分信号驱动芯片ＤＳ９０ＬＶ３１（发送器）、ＤＳ９０ＬＶ３２（接收器）、控制芯片ＸＣ２Ｖ５００、ＵＳＢ控制芯片Ｃ８０５１Ｆ３２０、总线驱动器芯片７４ＨＣ２４４组成。

３　系统功能及硬件实现
本系统主要由低电压差分信号传输接口、ＦＰＧＡ功能模块和ＵＳＢ传输模块三部分构成。
３．１低电压差分信号传输接口
低电压差分信号ＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌ）标准是一种用于高速数据传输的物理层接口标准。由于电压信号摆幅较低，而且可提供电流模式驱动输出，因此ＬＶＤＳ技术只产生极低的噪音，而且功耗也极低，甚至不论频率高低，功耗几乎不变；此外，由于ＬＶＤＳ是以差分方式传送数据，因此不易受共模噪音影响。由于具有超高速（１．４Ｇｂ／ｓ）串行传输、低功耗及低电磁辐射的特性，低电压差分信号传输是在铜介质上实现千兆位级高速通信的优先方案，可用于服务器、可堆垒集线器、无线基站、ＡＴＭ交换机及高分辨率显示等，也可用于通信系统的设计。美国国家半导体公司的ＤＳ９０ＬＶ３１和ＤＳ９０ＬＶ３２是高性能的ＣＭＯＳ低功耗、低电压差分信号驱动器，采用３．３Ｖ供电，可支持大于４００Ｍｂｐｓ的数据率，满足ＡＮＳＩ／ＴＩＡ／ＥＩＡ－６４４标准。其中ＤＳ９０ＬＶ３１可实现四路低电压ＴＴＬ信号转低电压差分信号，而ＤＳ９０ＬＶ３２则可实现四路低电压差分信号转低电压ＴＴＬ信号。
３．２ＦＰＧＡ功能模块
本设计采用Ｘｉｌｉｎｘ公司的ＦＰＧＡＦｉｅｌｄＰｒｏ-ｇｒａｍｍａｂｌｅｇａｔｅａｒｒａｙ，现场可编程门阵列　芯片ＸＣ２Ｖ５００来实现高速数据缓存。ＸＣ２Ｖ５００属于Ｖｉｒ-ｔｅｘ－ＩＩ系列，是一种高密度、高性能的ＦＰＧＡ。ＸＣ２Ｖ５００可通过ＪＴＡＧ接口实现在线编程；它采用０．１５ｍ和０．１２ｍ混合工艺设计；内核电压为１．５Ｖ，低功耗；可支持多种接口标准；内部时钟频率可达４２０ＭＨｚ；采用专门的在系统可编程ＰＲＯＭ芯片１８Ｖ０４进行配置。

ＦＰＧＡ的主要功能是高速数据缓存及判断传输数据帧头错误、帧长度错误，具体说明如下：
（１）高速数据缓存
雷达数据形成分机以１０ＭＨｚ的频率，每秒发送２０００～３０００帧、每帧６４００字节的数据，将如此高速、大量的数据进行准确无误的缓存是本系统的技术难点之一。本方案将数据形成分机送过来的数据先放在ＦＰＧＡ的异步ＦＩＦＯＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ　存储器里，ＦＩＦＯ存储器同时要有与数据形成分机及ＵＳＢ的接口，且两接口操作互不干涉，以提高数据吞吐率。根据ＦＩＦＯ存储器的Ｆｕｌｌ和Ｅｍｐｔｙ标志可判断存储器全满或空。ＦＩＦＯ存储器的特点是：不需要地址寻址，可简化控制信号；数据写入和读出不依赖于数据速率，可以慢写快读、也可快写满读；进行数据宽度和存储深度的扩展不会增加额外的时间延迟，因此满足了上述要求。
数据形成分机发送的数据包括１６Ｂｉｔ并行数据信号Ｄａｔａ、数据有效标志信号Ｆｌａｇ、时钟信号Ｃｌｋ及复位信号Ｒｅｓｅｔ。图２为数据形成分机与ＦＰＧＡ数据传输接口时序图。其中Ｒｅｓｅｔ为清零信号，除Ｔ１时间外均保持低电平；Ｆｌａｇ信号高电平持续时间为３２０μｓ；Ｃｌｋ为１０ＭＨｚ的读时钟。ＦＰＧＡ接收到数据形成分机发来的数据有效标志信号Ｆｌａｇ后，将首先确定数据帧头，然后以１０ＭＨｚ的时钟频率Ｃｌｋ读１６Ｂｉｔ并行数据信号Ｄａｔａ并存储在ＦＩＦＯ存储器中，以等待ＵＳＢ控制芯片取走。

（２）判断帧数据错误
数据形成分机发送过来的每帧数据的帧头、帧长度是固定的。ＦＰＧＡ对接收的每一帧数据都需要判断帧头及帧长度是否错误。每出现一次错误，ＦＰ-ＧＡ会对其进行一次累加，对应产生一个脉冲，然后将其用７４ＨＣ２４４驱动后分别接ＬＥＤ显示灯，就可以二进制方式显示错误次数。
３．３ＵＳＢ传输模块
通过ＵＳＢ传输模块可把存在ＦＩＦＯ存储器里的数据传送给计算机并记录下来，本设计采用Ｃｙｇｎａｌ公司的Ｃ８０５１Ｆ系列ＵＳＢ控制芯片Ｃ８０５１Ｆ３２０。Ｃ８０５１Ｆ３２０是将微控制器和ＵＳＢ控制器集成在一起的芯片，完全符合ＵＳＢ１．１规范，最大传输速度可达１２Ｍｂｐｓ。Ｃ０８０１Ｆ３２０的运行指令采用流水线结构，机器周期由标准８０５１的１２个系统时钟周期降为一个系统时钟周期，处理能力大大提高。它还内嵌ＪＴＡＧ调试电路，可在系统编程和调试等。ＦＰＧＡ与Ｃ８０５１Ｆ３２０之间的具体连接控制框图如图３所示。
当ＰＣ机向Ｃ８０５１Ｆ３２０发出接收数据的命令后，Ｃ８０５１Ｆ３２０便可给ＦＰＧＡ发控制信号，以使ＦＰＧＡ在下一帧数据开始时打开ＦＩＦＯ写使能；数据形成分机通过写操作不断将数据存入ＦＩＦＯ存储器。当ＦＩＦＯ存储器中的数据达到一帧时，Ｆｕｌｌ标志有效，向Ｃ８０５１Ｆ３２０请求中断，并将写使能关闭，读使能打开；Ｃ８０５１Ｆ３２０响应中断后将以ＣＬＫ时钟频率读ＦＩ-ＦＯ存储器中的数据ＤＡＴＡ；每读完一帧，ＦＩＦＯ存储器的读使能关闭，写使能打开，同时接收下一帧数据，直到ＰＣ机发停止命令或接收完要求的帧数。

４　软件设计
Ｃ８０５１Ｆ３２０中的８０５１内核不但与ＭＣＳ－５１指令完全兼容，而且Ｃｙｇｎａｌ公司的工具包还为其提供了基于Ｗｉｎｄｏｗｓ的ＵＳＢ总线驱动程序和功能驱动程序，这样，用户就可以从烦琐的驱动程序开发中解脱出来，从而大大减少开发时间、风险和成本。
本系统软件设计由两部分组成：动态链接库和应用程序。动态链接库负责与内核的ＵＳＢ功能驱动程序通信并接收应用程序的各种操作请求，而应用程序则负责对传输数据进行记录、显示并实时显示数据传输的状态。
动态链接库的工作原理如下：当它收到应用程序的数据传输请求后，会创建两个线程：数据传输线程和记录、显示线程。其中数据传输线程负责将数据写到应用程序要提交的内存；而记录、显示线程则负责给应用程序发送记录和显示消息。当应用程序接收到此消息后，便从它提交的内存中读取数据并存盘和显示。

用户态应用程序的主要功能是开启或关闭ＵＳＢ设备、检测ＵＳＢ设备、设置数据传输帧数、通过ＵＳＢ接口传输、记录并显示数据、实时显示数据传输的状态包括帧数、字节数等，其应用程序主流程图如图４所示。
本设计的应用软件基于Ｗｉｎｄｏｗｓ系统，并采用ＶＣ作为软件开发环境，这样可以利用现有的软件资源来缩短软件开发周期，同时可提供一个友好、美观清晰、操作简单的图形使用界面。访问ＵＳＢ接口时，调用ＷｉｎｄｏｗｓＡＰＩ函数能及时方便地与系统的ＵＳＢ控制芯片进行通信，并且可以将传输来的数据保存并显示在计算机上。

５结束语
本文设计的基于ＦＰＧＡ和ＵＳＢ的高速数据传输、记录系统不但具有体积小、功耗低、成本低、使用灵活方便、硬件电路简单、可在线更新等特点；而且还充分利用了微机的资源，因而易开发且扩展性好。目前，本系统已投入实际应用之中，基本能达到高速数据传输、记录及显示的要求，具有较高的实用价值。

作者: 李小路 时间: 2021-6-23 14:58
谢谢分享！

欢迎光临 DIY编程器网 (http://diybcq.com/)