因为DSP自举有特定的时间要求，在复位信号结束后，配置管脚的值必须至少保持25ns。通过对复位信号作一定的延时，可以满足要求。采用CPLD将信号作一定的延时，并不能简单地在信号后串接一些非门或其它门电路，因为开发软件在综合设计时会将这些门作为冗余逻辑处理，达不到延时的效果。所以采用高频时钟驱动一移位寄存器，对移位寄存器进行正确的设置后，输出即为延时后的数据。语句如下：
always@(posedge eclkout2) //采用dsp的clkout=100MHz二分频后作延时
begin
if(svs_rst_) ／／svs_rst_低电平，count始终置1010
begin
count=4′b1010；
end
else if(count==4′b0000) ／／0000则保持
begin
count=4′b0000；
end ／／svs_rst_高电平，count开始计数
else
begin
count=count+4′b0001； //记六次至0000
end
end
assign tp4=count［3］；
仿真效果如图4所示。由仿真波形可见，CPLD的信号输出完全符合DSP BOOT的两个要求。
2．3 HPI口接口逻辑的实现
图像压缩编码器通过DSP的HPI口与网络模块连接，实现图像的网络传输。TMS320C6202的HPI口是指其扩展总线的主机口接口部分。经过编码器编码后的MPEG-4图像数据以帧为单位存放在DSP内部存储器中，外部主机通过HPI口读取。现以MCF5272微处理器与HPI口通信为例进行说明。
