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标题: GPS自适应调零天线信号处理部分设计 [打印本页]

作者: admin 时间: 2014-10-11 19:31
标题: GPS自适应调零天线信号处理部分设计
摘要：针对GPS抗干扰问题，常用手段是在信号处理系统中采用自适应调零算法来实现抗干扰。结合该算法文中给出了一种信号处理系统的硬件实现方案。首先概述GPS自适应调零天线的系统结构，然后给出信号处理系统的硬件设计思路及其功能模块的实现，最后通过实测数据验证硬件模块可以满足自适应调零算法的要求。
GPS即全球定位系统(Global Positioning System)，是一个由覆盖全球的24颗卫星组成的卫星系统，该系统可实现导航、定位、授时等功能。但GPS信号比较容易受敌方干扰，与之类似，未来我国的北斗二代卫星导航系统也会遇到同样的问题，现在研究GPS抗干扰系统对我国自身的卫星导航技术发展具有重要的应用价值。针对项目需求和背景，结合抗干扰调零算法，先给出了数字调零天线的系统结构图，然后详细说明了信号处理系统及各个模块的功能与选型，最后通过测试数据验证了信号处理系统的硬件设计满足项目要求。

GPS抗干扰系统如采用数字调零天线，按信号输出形式分为射频输出和中频输出两种设计方案。由于当前大量投入使用的普通GPS卫星接收机未到淘汰年限，并且没有抗干扰功能。如果采用射频输出的抗干扰调零天线方案，可以在保持原有接收机结构条件下，仅替换射频端就可以实现接收机的抗干扰功能，具有较高的经济效益；而最新开发的GPS接收机多采用数字调零中频输出方案，这种方案结构简单，实现难度低，质量稳定可靠。文中GPS抗干扰系统采用数字调零天线射频输出的方案，而中频输出方案则可通过修改射频输出方案来实现。
GPS数字调零天线主要包括射频模块和信号处理模块。射频模块负责信号的放大和频率转换以及接口一致性，其中在射频通道中包括上变频射频通道和下变频射频通道，下变频部分是把输入的L1频率信号变频到14MHz中频，而上变频部分是把中频信号变频到L1频率上去；信号处理模块负责实现抗干扰调零算法及数据传输。
1 信号处理系统硬件设计与实现
在信号处理系统硬件设计之前，需要明确信号处理系统的数据流向，首先由7路中频模拟信号进入信号处理系统，通过采样把模拟信号转换成数字信号，然后经过下变频芯片把中频信号变为基带信号，电平转换后送给FPGA实现抗干扰调零算法，最后由FPGA发出信号经过电平转换和上变频，通过数模转换变成中频模拟信号送给射频模块。

1.1 信号处理器系统
信号处理器是信号处理系统中最重要的芯片，针对抗干扰调零算法运算量大，并要求输入数据同步的特点，一般有两种主流解决方案：(1)使用多片通用可编程DSP作为信号处理芯片。(2)使用高性能FPGA作为信号处理芯片。通用多片DSP处理器的优势在于软件容易修改且算法容易实现，而其硬件本身则没有太大的灵活性。多片DSP同时处理数据，对整个系统的稳定性提出了更高的要求，到达信号处理器的7路信号，每一路都有16位数据和1位时钟，对于如此多的管脚要求，显然DSP很难与之无缝连接。如果使用FPGA方案，由于FPGA有丰富的通用I/O管脚，很容易做到无缝连接，并且在FPGA中使用状态机可以实现7路数据同步，满足算法对数据同步的要求，高性能的FPGA是在原有的高密度逻辑宏单元基础上嵌入了许多专用DSP硬件模块，又满足了算法对计算量的要求。
根据设计要求，为保证7路数据同步，需要使用FPGA给A/D模块、数字变频模块、D/A模块提供相同的时钟信号，这样做会消耗大量的FPGA全局时钟资源。如果加上算法在同一块FPGA中实现，就有可能产生时钟资源冲突，所以这次信号处理器使用主副FPGA的方式，主FPGA提供算法的实现，副FPGA向外设提供时钟信号和控制信号。这种方式将提供更大的灵活性，如后续升级只需考虑修改主FPGA的算法，其余模块无需改变。
主FPGA处理数据的能力标志着一个系统的性能，因而系统采用Xilinx公司Virtex-6系列的XC6VLXT75T，它可以提供5616kB的内嵌块RAM，拥有多达288个DSP48E1，单端通用I/O有360个，可以实现高性能滤波以及其他数字信号处理功能。副FPGA主要提供时钟和控制信号，系统选择Xilinx公司Spartan-6系列的XC6Slx16，它可以提供2路CMT，以及576kB的RAM和232个用户I/O。
1.2 数字变频模块
数字变频一般有两种方法实现：一种是使用FPGA；另一种是使用专用变频芯片。利用FPGA实现变频器件具有灵活的特点，但数字变频设计计算量较大，会耗费大量的FPGA资源，如果抗干扰算法也使用较复杂的算法，就有可能产生资源冲突；当数据处理速率较高时，FPGA实现的性能远不如专用数字变频器件。
数字下变频包括数字解调，低通滤波等几个处理环节，利用NCO，FIR滤波器可以完成数字下变频；数字上变频恰好与之相反。由于变频芯片处理多路数据，所以选择GC5016作为专用数字变频器件，该器件是TI公司推出的宽频带4通道的可编程数字上/下变频转换器，提供150M sample·s-1时钟，具有杰出的3G性能、灵活的宽带数字滤波、多个输入与输出接口选项以及超低功耗。4个完全相同的处理通道能独立配置成上变频，下变频或者是两个上变频和两个下变频组合的通道。满足了设计对变频芯片的要求。
1.3 A/D模块
A/D器件的选择应该保证系统设计功能和性能的实现，主要应从4个方面考虑：(1)A/D速率的选择：输入到A/D的中频信号为16MHz，按照Nyquist采样定理，系统应该给A/D 32MHz的采样速率，但这个采样数据速率不能满足算法对数据量的需求，根据算法需求采样率应在60MHz以上。(2)采用分辨率较高的器件：A/D器件的分辨率主要取决于器件的转换位数和器件的信号输入范围，由此可见，分辨率越高A/D器件的信噪比就越高。根据加干扰GPS信号的动态范围较大的实际特点，需要选择16位或以上的A/D器件。(3)根据环境条件选择A/D转换芯片的环境参数。因项目对功耗不敏感，所以不作为选型主要因素。(4)根据接口特征选择合适的A/D芯片。由于上下变频器件种类较少，所以需要根据变频器件接口来选择A/D器件，保证A/D器件能和变频器件实现无缝连接。但需要考虑电平和编码方式等。
综上4个方面考虑，以及参考A/D公司资料，最终选择AD9460作为A/D转换器。AD9460具有79dB的信噪比，并且以130Msample·s-1的高速中频采样速率达到16位的精密度，AD9460以80Msample·s-1采样率工作时，其功耗为1.4W。
根据抗干扰调零算法的要求：7路中频模拟信号经过A/D后还应保证数据同步，为保证7路数据同步，使用副FPGA给7个A/D提供相同的时钟信号，在PCB上保证副FPGA到7个A/D芯片的时钟线为同样长，这样即可在硬件上保证数据同步。
1.4 D/A模块
数据经过算法处理后，输出经数字上变频还原成中频模拟信号，需要选择与之相适应的D/A转换芯片。选择D/A转换芯片时需要考虑3方面因素：(1)D/A的转换精度，在实际中D/A转换器会受到电路元件参数误差，基准电压不稳和运算放大器的零漂等因素影响，应采用精度较高的D/A转换器芯片。(2)对照上变频芯片输出数据的编码方式、数据位数以及速率等，选择D/A转换器芯片与之无缝连接，还应考虑D/A输出动态幅度是否可以满足射频端的要求。(3)根据环境条件选择A/D转换芯片的环境参数。
最终选择AD9747作为D/A转换芯片。AD9747是宽动态范围，双通道数模转换器，分辨率达到16bit，最高采样速率为250Msample·s-1，该转换器具有直接转换传输应用特性，可以和正交调制器进行无缝连接，标志着D/A器件转换精度的两个参数，DNL值为2LSB，INL值为4LSB满足了系统对D/A器件的要求。
2 测试信号处理系统
以上是信号处理系统硬件的详细设计过程，为验证信号处理模块硬件能够正常工作，首先用数字信号发生器给7路A/D加上频率16MHz，峰峰值1V，偏置为0.5V的正弦波，7路正弦波经过A/D采样，经下变频到达FPGA模块，再使用Xilinx公司提供的ChipScope观察7路信号的波形。图3和图4为其中两路使用ChipScope在FPGA中观察到的波形。

由图像观察可知，两路信号在幅值和相位上大体一致。信号之间的不同步是由于电路板固有因素造成，如布线、芯片之间的差异等。因为算法对数据同步有严格要求，所以对这两路信号做幅相校正。
做幅相校正后，两路信号完全重合，满足算法对数据同步的要求。同样，其余几路经过测试，与这两路情况相同。从而验证了从A/D模块到FPGA模块在硬件上满足设计要求。在FPCA中把任一路信号直通给上变频芯片，然后由D/A模块输出，用示波器观察会发现一个频率为16MHz的正弦波。这就验证了FGPA到D/A模块在硬件上也是满足设计要求的。
3 结束语
文中完成了数字调零天线信号处理系统的硬件设计，通过测试验证了硬件的正确性，能满足数字调零天线算法的要求。下一步工作：(1)与射频端进行对接，完成整个硬件系统的调试工作。(2)把数字抗干扰调零算法在FPGA中实现。

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