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标题: 机载低相位噪声X波段频率合成器的研究 [打印本页]

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作者: admin    时间: 2014-10-11 20:27
标题: 机载低相位噪声X波段频率合成器的研究
<p>目前频率合成器的研究虽然已经非常成熟，但是在其实际应用中经常会出现难以解决的问题。合成器设计者们主要关心的是相位噪声。这在多普勒雷达、捷变频雷 达以及各种通信系统中极其重要。在这些应用中，合成器相位噪声可能会限制系统的动态范围和接收灵敏度。在机载合成器设计中关键的步骤包括：选择最优结构使 相位噪声最小，抑制其它信号源带来的杂散，以及提高效率，减小合成器体积。本文将介绍一种频率合成器的设计，其性能如下：
·频率以20MHz为步进，从8.9 GHz变化到9.3GHz。
·100Hz频偏处相位噪声为-80dBc/Hz，10kH到600kHz频偏相位噪声为-97dBc/Hz。
·合成器必须采用100Hz处相位噪声-115dBc/Hz的100MHz参考频率。
·为了达到误差小于1ppm的合成频率，切换时间为20。
·在带宽从10MHz到输出信号二次谐波频率范围内杂散幅度小于-64dBc。
·二次谐波幅度为-48dBc，三次谐波幅度为-55dBc。
·供电电压12V时，输出功率+13dBm，消耗功率2.3W。
·合成器体积250，重量为470克。
压控振荡器（VCO）相位噪声分析：VCO频段选取
合成器包括压控振荡器（VCO）、锁相环（PLL）电路和参考信号源。锁相环IC频带的上限低于所需输出频带，仅仅达到其一半。设计合成器有两种不同方法——用频率为输出频率一半的VCO产生PLL输入信号，然后对其进行倍频得到输出；或用工作于输出频率的VCO产生信号然后分频得到PLL输入信号。VCO的相位噪声性能是选择最佳方法的主要准则。用Leeson等式描述VCO相位噪声为：

其中：
=频率偏移（Hz）
=振荡频率（Hz）
=等效噪声阻抗为R的共振电路负载Q值
=作为放大器元件的有源设备闪烁转角频率（Hz）
F = 有源设备的噪声指数
k=玻尔茨曼常数，（J/K）
T=温度（开氏温标）
=有源设备输入端信号的平均功率
=振荡电压调谐增益（Hz/V）
这一项表示阻抗R的噪声。通常远小于其它噪声而可能被忽略。
于是有：

其中噪声电平数NF表示每一边带的宽带热噪声，Pout为dBm形式的振荡器输出功率，G为dB形式的有源设备增益， 为振荡器-3dBm半频带宽度。
可以对已公布的4.3GHzVCO计算其L（）典型值。该VCO拥有4%的调谐带宽，这一带宽很接近合成器的需求。包含一个串联谐振电路和一个正反馈共射放大器，其中使用了Agilent公司的硅双极性晶体管AT-42086。此晶体管噪声系数F=8.5dB。因为输入端远远没有达到使噪声最小的最佳值，因此噪声系数显著恶化。该VCO的输出功率为10.5dBm，晶体管增益为8dB。因此NF=-167.8dBc/Hz。
串联谐振电路的整体有源阻抗为12.8，容抗为206，负载Q值为16.1，因此。硅双极性晶体管的闪烁转角频率确定为经验数值4kHz。那么对于=100kHz，计算得到VCO相位噪声为-105.5dBc/Hz，而测量出的相位噪声为-104.4dBc/Hz。
9.1GHzVCO的L（）典型值可以根据Leeson等式预测出并与4.55GHzVCO（输出频率的一半）的L（）值进行对比，这两种VCO具有相同的调谐带宽即合成器所要求带宽的4.4%。这里假定两个VCO均采用双极性晶体管，因为它比场效应晶体管的相位噪声低10-15dB。
造成9.1GHzVCO性能恶化的第一个因素是输出频率增加。如果Leeson等式中乘以2，那么在区域内L（）增加6dB。当然，这种恶化在通过倍频4.55GHzVCO后生成合成器输出频率时能够被抵消。
第二个恶化因素是晶体管在面积较小的设备中较高，相反地，更大面积的设备能够在更低频率上得到更大的输出功率。因此，一般来说9.1GHzVCOLeeson等式中的值比4.55GHzVCO低3到6dB。如果两个VCO的晶体管噪声系数为常数，则9.1GHzVCO的噪声水平通常要高出3到6dB。
第三个恶化因素是值下降，这是由于频率翻倍时谐振器容抗变成原来的一半。当然，设计者可以用一个较小容值的变容二极管来保持恒定容抗，但他也可以在更低频率的VCO中使用这个变容二极管。
比如，Microsemi公司的高Q值微波突变变容二极管GC1300有C（0V）=1.2pF，C（4V）=0.8pF。该变容二极管串联一个0.27pF电容后，就能够覆盖合成器带宽的4.4%。谐振器容抗在4.55GHz时为170，而在9.1GHz时为85。如果对于这两种VCO，其串联谐振电路的总的有源阻抗均保持恒定，那么9.1GHz VCO的负载Q值为4.55GHzVCO的一半，并且其相位噪声比4.55GHz VCO高6dB。由于9.1GHzVCO的相位噪声比4.55GHz VCO加上倍频器的还高9到12dB，因此合成器中采用了4.55GHz  VCO。
把VCO或集成振荡器子模块作为体组件并向专门厂商购买将会更加实际。对于4.55GHzVCO，Hittite Microwave公司的HMC429LP4集成VCO是最好的选择，因为它具有100kHz频偏、单边带相位噪声-105dBc/Hz以及4.4到4.7GHz的调谐频段。
锁相环（PLL）相位噪声分析：最优PLL结构的选择
选择最佳PLL结构的主要标准是其相位噪声性能。图1给出PLL噪声模型。这

图1 PLL噪声模型

个模型中，表示参考相位，表示参考相位的噪声。和表示PLL输入、输出相位。1/M和1/N分别为分频器参考和主要系数。和为相位检测器、低通滤波器和VCO的传输函数。表示PLL芯片噪声，其中包括分频器噪声和相位检测器噪声。另外一项表示滤波器（Ufn）的均方根（RMS）噪声电压。表示VCO噪声。开环增益表示如下：

噪声输入至PLL输出端的传输函数定义如下：

生产厂商通常给出VCO、参考源和PLL芯片的相位噪声数据，如单边带相位噪声和。PLL输出端相位噪声为：

其中：
  仅为VCO的输出相位噪声，
  仅为参考源的输出相位噪声，
   仅为PLL芯片的输出相位噪声，
  仅为滤波器的相位噪声。
整数N锁相环
最简单的PLL结构为整数N锁相环。在这种结构下输出频率为：

其中=10MHz为相位检测器频率（输出频率的一半），N=445…465为主分频系数。介于Analog Devices公司的ADF4107PLL芯片有很宽的输入频带（高达7GHz）、高相位检测器频率（高达104MHz），以及低除法器、相位检测器相位噪声（=10MHz时=-149dBc/Hz），这里使用该芯片作为PLL。PLL参考源采用Morion公司的MV87-1-100MHz恒温控制晶体振荡器（OCXO），理由是其相位噪声很低，100Hz频偏时其相位噪声为-115dBc/Hz。PLL采用了二阶无源充电泵滤波器。该滤波器的传输函数即为其阻抗。G（s）相位拐点处的频率与PLL带宽相同。G（s）的相位项在处取得最大值。一般的经验法则是从开始对PLL进行设计。但是，这里推荐把缓缓提升至，式5-8传输函数中处只有1dB的过冲。
为了使PLL在所有频偏处均能获得最小相位噪声，带宽必须靠近某点，使自由运行VCO相位噪声与来自其它噪声源的所有PLL相位噪声相等。如果较小，PLL无法在频偏比较高时改进VCO相位噪声。较大时，当频偏超过时PLL会使VCO相位噪声恶化。由式11、12，有，N=455，M=10，Nref=-125.8dBc/Hz以及=-94.8dBc/Hz。
假定，环路滤波器噪声比低很多，那么成为最主要噪声源。从VCO相位噪声图来看，=75kHz此时为-101dBc/Hz。当=75kHz由式9算出=-93.7dBc/Hz。如果定义了和，则滤波器元件参数可知：。为了获得滤波器输出端的均方根噪声电压，实际应用中的电阻可以用一个理想电阻和一个串联等价噪声源代替，噪声源的均方根电压为：

滤波器产生的输出相位噪声仅可由式12-14得到：

=75kHz时算得Nfn = -112dBc/Hz。为了确定这种设想，利用Analog Devices公司的ADI SimPLL软件按照之前定义的那些参数对PLL性能进行仿真。由式4计算出的开环增益和相位如图2所示。仅由参考源和仅由PLL芯片产生的输出相位噪声根据厂商给出的数据和式11、12计算出来，结果如图3所示。仅由VCO和仅由环路滤波器产生的输出相位噪声，根据厂商提供数据和式10、15算出结果见图4。由式9可算出PLL总输出相位噪声，如图5所示。

图2 开环增益（蓝）和相位（红）

图3 仅由参考源（蓝）和仅由PLL芯片（红）得到输出相位噪声

图4 仅由VCO（蓝）和仅由环路滤波器（红）得到的输出相位噪声

图5 PLL总输出相位噪声

在PLL带宽中有两个区域。在第一个区域（500Hz）内，参考源输出相位噪声是所有噪声源中最大的。在第一个区域内处合成器输出相位噪声（SPN）由下式给出：

第二个区域（1kHz50kHz）内，芯片输出相位噪声在所有噪声源中最大。其大小依鉴相器频率而定，关系如下：

其中当时=-219dBc/Hz为鉴相器ADF4107的相位噪声水平。因此，在第二个区域内，合成器输出相位噪声由下式给出

分数N锁相环
由式16、18可看出要减小和，必须增大、减小N。然而这样就会使N变为小数。为了工作在小数N模式下，必须用到小数N锁相环芯片。这里采用Analog Devices公司的ADF4193芯片和Z-Communications公司的V630ME09 VCO来仿真小数N锁相环的性能。因为这种PLL芯片的最大输入频率只有3.5GHz，所以采用了一个4倍频器产生合成器输出信号。这样输出频率就为：

其中INT为N的整数部分，FRAC/MOD则为N的小数部分。因为ADF4193最大鉴相器频率为26MHz，所以把设为25MHz（M=4），MOD=25。这样就可得到INT=89…92，FRAC=0…24和频率间隔为4=4MHz的一组输出频率。这里只需利用其中的每间隔四个频点的频率。PLL相位噪声-频偏曲线如图6所示。

图6 小数N PLL的相位噪声仿真

在第一个区域内处合成器输出相位噪声为：

它与整数N PLL在频偏100Hz时的相同，这是因为这两个合成器参考频率的总倍频系数相同。在第二个区域内合成器的输出相位噪声由下式给出

与整数N PLL相比有4dB的性能提升，这是因为在小数N PLL中的也比整数N PLL中大4dB。
混合型合成器
另一个使合成器工作在分数N模式下的方法是采用能够进行频率转移的混合合成器结构，如图7所示。这种结构包含第一种拥有最大允许值的固定整

图7 带频率转移的混合合成器结构

数N PLL和第二种可调整的整数N PLL。这些信号源的信号通过混频器、滤波器和倍频器混合。最终输出频率为：

其中、分别为第一和第二种PLL的频率。固定PLL的鉴相频率为100MHz，达到了的最大允许值。可调PLL的鉴相频率为输出频率的一半或10MHz。
式22表示FPD=100MHz时“真”小数N PLL。式22中的系数为：

<p style="">其中

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