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标题: 《玩转IP core》之九：小学二年级水平，乘法器的结构 [打印本页]

作者: admin 时间: 2014-10-12 16:26
标题: 《玩转IP core》之九：小学二年级水平，乘法器的结构
竹板（那么）一声连天响，IP今日开了讲。列位暂时请安静，且听乘法的思想。

大伙儿已经通过两次讲座，了解了计数器和加法器大体结构。大家不难发现，同样的一种功能，可能由于需要、工作频率和代价的不同要求，存在若干种不同的结构。这些结构如何选择，实际上是一个艰难的选择。这些选择，很多时候都是靠一个工程师的经验（我们老年人也就靠这个混口饭吃了。要不就被“长江后浪推前浪，前浪死在沙滩上”了）。

闲言少序，言归正传。所谓乘法器就是“做乘法的器”。（这是废话，结果是阶乘就怪了。）在射频里面乘法器也可以做混频器（“mixer”）用，还有诸多优势。这是后话按下不表。乘法器的输入有两个信号a和b，输出是一个数值c = a × b。

下面的讨论，都假设中间结果寄存器的位数足够。也就是说，不考虑运算饱和带来的影响。

按照“从最简单开始”的原则，我们先唠唠一个乘数是常数的情况。没什么特别的考虑，这里姑且假设b是常数而a是可以变化的。我们专门说这个话题，略微有些头脑的人，都会知道学习元芳的回答：“此中必有蹊跷”。如果您老还是用一个一般的乘法器，把输入b连接成一个常数，那就是所谓的“败家孩子”。只举两个例子供大家参详：
c = 17a = (16 + 1) ×a = (a<<4) + a；
c = 6a = (8 -2) × a = (a<<3) – (a<<1)

其中，“<<”是左算术移位操作。看懂了吗？看不懂的，那就是祖师爷没赏这碗饭了，别怪我不点拨你。就这样，话不多说，多说无益，点到为止。

接着还是简单的例子：一比特乘法器。对于一比特正整数乘法：c = a × b = a AND b；对于一比特有符号数运算: c = a × b = a XOR b。这个需要自己记忆一下，在很多时候这个非常有用的。
下面，我们就不讨论有符号数的问题了。这个在乘法器莫过于一比特有符号数乘法器+若干比特无符号数乘法器的组合。只要注意时序，没有特别的玄妙的。

在传统单片机里面，乘法是用多次加法实现的（Z80时代，人家就玩这个了）。有兴趣的同学，可以找些材料看看。这个也不大适合数字逻辑的结构，也不多讲。查找表也不多讲了，这个没花招的。看完流水线的结构，也不难实现时分复用的结构。这讲里面也就“掐头去尾”了。
后面的朋友们，醒一醒，叫我能看到你们的眼睛而不是眼皮！（不用挥舞你的双手，也不需要荧光棒，我唱歌跑调的。一会儿，你们要玩给偶像献花啊、拥抱---仅限异性啊，在下奉陪啊。）下面是重点内容了，移位相加乘法器的流水线结构。

再说一句闲话，这一讲里面有意地多用了一点数学化的表达。这个是为了给后面的CORDIC算法预热一下，那里面没法不数学。
我们先下数学化的描述：
b = Σ bi×(2^i)， i =0，1，…，bi  {0，1}
c = a × b
   = a × (Σ bi×(2^i) )
   = Σ (a × bi×(2^i) )
   = Σ (bi × (a<<i) )

看的明白吗？看明白的恭喜你，数学还没丢。不明白的，估计是工作久了，数学有点遗忘了。没关系，就耐心听在下的讲解。

这个公式里面引用了乘法的交换律和结合律（小学知识啊，不用我具体解释了吧？），把乘法转化成了b的位宽个加法运算；第n次加法的加数是b的第n比特（bn）与a左移n位（a<<n）的乘积；这里面的乘积呢，又可以根据bn的两个可能的数值，通过选择器实现。这般如此，如此这般…，我们可以得到了如下的结构。

这个图里面的流水线是按照从b的低比特到高比特的顺序运算的。那么，下面有人说了：从高到低成不？这个可以有，这个也当然有。不仅从高到低可以，您就是中心开花，或者分进合击从两头开始都成。只要把b的每个比特位都照顾到，就没有问题。加法的交换律在哪里呢，数学万岁。（有人动心思了：这多少专利了？啊呸，我吐你个满脸花露水！）
考察加法器的另外一种结构，有没有点想法啊？有想法的放心，不吐你，还得夸奖你。子曾经曰过：“孺子可教也”。子还曾经曰过：“温故而知新，可以为师矣”。（放心，不会把你逐出师门的另一种表达。我一则不象岳不群那样嫉贤妒能，二则还如曹孟德那样爱惜人才的。）不过呢，这个口诀要换一下。原来加法器是的是“一算二选”，现在乘法器是“一选二算”。有点绕，别记混了。

然后呢，各种变型都来了。加法速度不够？流水补。选择面积太多？时分复用。可谓孙猴子的拿手本领----七十二变。

人生最大的痛苦不是没选择，是选择太多。所谓“乱花渐欲迷人眼”，很多人就“酒不醉人”了。人能临阵不乱、正确选择的，方为真英雄，其他都是假豪杰。

为了节约时间，好让大家早点去睡觉。时分复用方法，也不用鄙人拨冗说明了，要学会“自主研发，国内领先”。

某家感觉很多人再等我的打油诗了，因为我看到了很多扁桃腺，这哈气嘴张得不小啊。都对不起，您老还得忍些时候，还有点东西需要和大伙儿分享分享。

为了赶走瞌睡虫，我们来玩个数学游戏：
c = a × b
   = (a’1 + a’0) × (b’1 + b’0)
   = a’1× b’1 + a’1× b’0 + a’0× b’1+ a’0× b’0
看出什么端倪了？对头，把一个高位宽的乘法转化为几个小位宽的乘法。吾然之。孩儿们被我调教的越来越聪明了。（这里有掌声：“大王英明！”）

这次来一个时分复用的时序图，叫喜欢这个东东的伙伴们不要太失落。

盼望着，盼望着，我的打油诗来了：“乘法缘自加法来，变化奇巧人人爱。欲得此中真实意，面积频率仔细揣。”。

欲知除法如何，且听下回分说。


《玩转IP core》之一：我们的目标是ASIC
摘要：具体到一个产品里面，到底是采用FPGA还是ASIC，这个问题是多方面确定的。简单说，如果产品出货量小、时间紧、生命周期短，那么FPGA比较适合；反之就建议ASIC。但是，也不是完全绝对的，就像很难说少林和武当那个更牛一样。

《玩转IP core》之二：所见非所得
摘要：Verilog语言是由Gateway设计自动化公司的工程师于1983年末创立的；VHDL语言诞生于1983年，1987年被美国国防部和IEEE确定为标准的硬件描述语言。这个古人也“古”不到哪里去。上板砖！

《玩转IP core》之三：：统一行动听指挥
摘要：现在我们正沿着PCB数据大道，走向芯片大厦----就是大家眼前的巨大的、银色的大厦。我是本次旅行的导游，敝姓十，大叫可以叫我十导。路途之中，为了大家不感到无聊，本人先给大家略略介绍一下，什么是数字电路的时钟。数字电路中，时钟是整个电路最重要、最特殊的信号。

《玩转IP core》之四：踏雪寻熊---面积与速度的协调
摘要：具体到我们的FPGA/ASIC设计，这个“鱼”就是面积，而“熊掌”时钟频率（速度）。能不能很好的协调面积与速度的关系，是衡量一个数字逻辑设计工程师能力的一个重要标准。在本讲座的第二篇里面，会说明各种单元模块的不同面积和速度的基本解构；在第三篇中，则会通过例子，介绍如何在系统中很好综合考虑两者的关系，选择比较合适的实现解构。

《玩转IP core》之五：测试向量生成
摘要：在不考虑电源输入的前提下，在我们系统/板子上，能够不依靠其他外界输入而产生输出信号的器件有木有呢？当然有，而且必须有，那就是大名鼎鼎的晶振了，用来产生我们说过的、对以系统极端重要的系统时钟信号。

《玩转IP core》之六：程咬金的三板斧--系统基本结构

摘要：今天我们开始进入本讲座的第二部分：单元篇。大家将会发现，我们在基本单元设计里面，也就是三板斧：查找表、时分复用和流水线。但是，我们比程大将军稍稍高一点，我们会把这三招糅合，能产生变招。

《玩转IP core》之七：一个计数器引起的思考
摘要：设问句：在进行一个计数器单元设计之前，我们需要什么前提条件呢？首先，需要功能描述（一个计数器嘛，不就是在不是复位“RST”的状态，每来一个时钟内部/输出加一吗？还描述什么啊？磨洋工吧？----“非也，非也”，这个还是要描述一下。至少我们需要知道一下计数器的内部位数吧？也就是，计数器加到多大回到0。）另外，就象我们在前面“菜谱”那一讲里面说过的，需要了解系统需要的时钟频率。

《玩转IP core》之八：小学一年级水平，加法器的结构
摘要：工程设计里面有一个原则：从简单做起。这里面还有一个小故事，今天就不讲了。现在，我们先瞧瞧最简单的一个比特位宽的加法器：半/全加器。全加器的输入为三个一比特的信号a0、a1，还有低位的进位c0；输出也是两个一比特的信号：结果s和进位位c1。

《玩转IP core》之九：小学二年级水平，乘法器的结构
摘要：大伙儿已经通过两次讲座，了解了计数器和加法器大体结构。大家不难发现，同样的一种功能，可能由于需要、工作频率和代价的不同要求，存在若干种不同的结构。这些结构如何选择，实际上是一个艰难的选择。这些选择，很多时候都是靠一个工程师的经验（我们老年人也就靠这个混口饭吃了。要不就被“长江后浪推前浪，前浪死在沙滩上”了）。

《玩转IP core》之十：除法器的结构
摘要：如果各位在加法器和乘法器里面可以欣赏到了变化多端的话，那么在下不得不很遗憾的通知诸位：除法器里面大家只能看到“自古华山一条路”。不是我保守，是除法这个东西的本性。用《数学分析》里的说法，加法和乘法都是线性运算满足交换律的，除法是非线性运算不满足交换律的。这是数学上的根子，可以用来唬人。

《玩转IP core》之十一：非线性求值的孤独九剑,CORDIC方法

摘要：现在来个“师夷长技以制夷”，给大家画画CORDIC的流水线（因为是小数运算，假设实数“1”为十六进制的全1，实数值就可以折算了。这是普遍的技巧，不详述。）。还有一个小技巧就是由于每步的放大作用，公式里预先收缩了一把。

《玩转IP core》之十二：电路串串香，D触发器链
摘要：今个儿寡人给大家讲点有“理论”的：CRC校验（循环冗余校验码，Cyclic Redundancy Check）和编码器。CRC校验的目的就是看接收的一串比特和原来发射的是不是一致，有没有接收误码。CRC在编码界的春典，就是“gCRC16(D) = [D16 + D12 + D5 + 1]”和“1 0001 0000 0001 0001”。给大家一个口诀：“延时触发串一串，遇到一字砍一段。输入牵来异或算，输出导出入口看。”

《玩转IP core》之十三：简直的层层叠，FIR滤波器的串联实现

摘要：今天我们继续信号处理的行程，给大家介绍FIR滤波的串行实现。却说“请介绍FIR滤波器和IIR滤波器的差别”，这可是一道非常典型的面试题。这道题目类似于《哈利波特》里面那个“分院帽”的作用，当然这个题目里面没有宝剑。

《玩转IP core》之十四：我的地盘我做主，锁相与分频
摘要：在做设计的时候，谁都希望片子的输入时钟是稳定的、可靠的，并且和我们系统的采样频率是一致的。这是最理想状态。可惜啊，希望是丰满的，现实是骨感的。很多时候，情况并没有这么理想。这种时候，就需要我们自己调节系统时钟，达到系统工作的目的了。不是大伙儿“无知者无畏”，是不得不为啊。实际上，在很多通讯系统中，对于系统时钟的调节都是不可避免的。

《玩转IP core》之十五：国球与其它，输入输出介绍
摘要：我们现在正式为《第三篇：系统篇》剪彩（哗哗哗，掌声响起来，我心更明白…）。在这一部分里面，会在更高的层次上，分析设计问题。大伙儿不仅仅能看到《单元篇》里面的各个部件的应用，而且会发现系统绝对不是单元的简单的搭积木。在整个讲座里面，“变化”是永远的主题。

《玩转IP core》之十六：来个批发价，多路数字中频系统设计
摘要：数字中频主要分两种类型：数字上变频（DUC）和数字下变频（DDC），它们的主要功能是相反，但原理和实现的方法是十分相似。由于FIR滤波器里面讲的是下采样的例子，这里也就以数字下变频作为例子，这样匹配。

《玩转IP core》之十七：看客做饭，CDMA接收机的同步
摘要：这一讲里面会介绍CDMA系统的同步部分，这不是重点。关键是，大伙儿会看到同样的算法，在终端和基站侧由于系统用户数目不同，会有不同实现。这是给大家的一个启示：不能因循守旧，要与时俱进。

《玩转IP core》之十八：磨刀不误砍柴工，程序的风格
摘要：“代码风格和规则”这个问题，很多人看来不是十分重要。但是，我问问大伙儿几个现象，看看是否遇到过？过了三个月，读不懂自己的程序的，有木有？看别人代码，赶脚不如自己重写的，有木有？做C代码的，竟然能看懂你的程序的，有木有？调试的时候，感觉是老虎吃天----无从下口，有木有？如果有，以老衲的经验，多多少少和“代码风格和规则”有些瓜葛。

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