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标题: 如何采用SystemVerilog来改善基于FPGA的ASIC原型 [打印本页]

作者: admin 时间: 2014-10-12 18:57
标题: 如何采用SystemVerilog来改善基于FPGA的ASIC原型
ASIC在解决高性能复杂设计概念方面提供了一种解决方案,但是ASIC也是高投资风险的,如90nm ASIC/SoC设计大约需要2000万美元开发成本.为了降低成本,现在可采用FPGA来实现ASIC.但是,但ASIC集成度较大时,需要几个FPGA来实现,这就需要考虑如何来连接ASIC设计中所有的逻辑区块.采用SystemVerilog,可以简化这一问题.
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