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标题: CPLD应用中低功耗CMOS技术的演变 [打印本页]

作者: admin 时间: 2014-10-12 20:07
标题: CPLD应用中低功耗CMOS技术的演变
对大多数服务于消费电子市场的制造商而言，其产品的生命周期越来越短，因而必须在尽可能短的时间内将产品推向市场，这种压力相当大。而采用可编程逻辑器件(PLD)则可以大大加快产品研发速度，减轻系统设计工程师面临的压力。PLD具有很多优势，例如生命周期很长，很多过去的PLD器件至今仍在使用。

目前，设计工程师在使用PLD时选择范围很广，从简单的PLD到大型FPGA，集成度从4万到1亿个系统门的都有，而且随着增强型系统存储器和快速DSP功能也被集成到PLD中，复杂可编程逻辑器件(CPLD)使复杂系统功能的实现变得更加轻而易举。但低功耗特性比较特殊，它的一些独特的要求使PLD的成本较普通器件要高、价格比普通器件贵。本文就介绍CPLD器件应用中的低功耗CMOS技术发展状况。

BiCMOS CPLD

BiCMOS CPLD产品是通过给晶体管加偏置，使其导通，从而驱动读出放大器检测逻辑状态的变化。为了提高速度，这种方法以牺牲功耗作为代价，过去它是非常简单有效的解决方案。但现在看来，这种方法的伸缩性不够，因为随着CPLD运行速度的提高，器件功耗越来越大。1994年，飞利浦半导体公司决定从现有的技术转向开发CMOS CPLD。自此，CPLD走出了原有的BiCMOS PROM技术的局限，开始进入可伸缩处理技术领域。这一发展带来的最大好处是高速通道中不再使用读出放大器，因而功耗被大幅降低。飞利浦半导体公司的这一举措，标志着人们已经开始意识到功耗的重要性。

功耗直接影响了产品的散热，它和产品的外形因素一同推动着消费电子产品市场向更具创新性的方向发展。在消费者眼中，产品的外形越小越好，速度越快越好。这样，CMOS器件以及与之相关的处理的可伸缩性就开始在设计决策中占据很重要的位置。

CMOS技术的优越性

对所有CPLD而言，其基本布局都有一个输入脚，该输入可接寄存器也可以不接。从这个输入点开始，将芯片内的逻辑资源按照设计进行连接和布线，具体情况见图1。

对全CMOS逻辑的实现而言，逻辑资源非常关键。CPLD结构中的字线可以通过两种方法建立，一是采用读出放大器，一是采用CMOS逻辑。当生产工艺低于0.35微米时，这两种方法所造成的整个器件的传输延时并没有多大差别，但二者的功耗就大不相同了。在采用读出放大器的结构中，只要电源接通，那么每个读出放大器都会消耗电能，即使它处于空闲状态也不例外，因为一个逻辑单元不论是否用到都会消耗功率。而且当读出放大器驱动字线并开始转换时，功耗还会增加。一般情况下，每个字线中会有很多个读出放大器，而每1,000个读出放大器中又有大约10个处于待机耗电状态，这些处于待机耗电状态的放大器会造成很高的待机电流。但是如果采用CMOS结构，那么一个逻辑单元只在工作时才会耗电。这时就算电源接通，晶体管因为不需推动读出放大器，所以其待机峰值电流也很小，通常低于100uA。

从BiCMOS转向CMOS技术

COMS技术不但比BiCMOS技术功耗低，其设计平台也比BiCMOS简单。但有些CPLD设计工程师已经习惯了BiCMOS设计方法，他们在实现产品的检索字线时总会习惯性的沿用在BiCMOS设计过程中采用的设计方式。

BiCMOS技术中，字线通过将“线或非”输入给一个节点来建立，这些“线或非”输入则通过一个CMOS门创建，见图2。该门会在产品的检索结点上引起一定的电容效应，节点上的输入越多，这个电容值就越大，于是时间常数也就越大，传输速度越慢。为了加快传输速度，在节点后接一个读出放大器，在节点电压有大约100mv的变化时就能将其检测出来，并输出到外部电路，逻辑电平随之发生变化。这种读出放大器实际上是一种线性元件，因而就算逻辑电平没有发生变化，它也会消耗电流。每个读出放大器的电流消耗一般约为250uA，但如果逻辑电平的转换频率变高，这种消耗会更大。

CPLD开始向全CMOS技术迈进

CPLD设计技术从BiCMOS转变到纯CMOS，这使可编程逻辑器件设计工程师设计高密度的芯片更加容易。这一点从芯片I/O数目的减少就可以很明显地看出来。晶片尺寸减小，可留给I/O焊盘的空间必然更小，I/O数就必然减少。但CMOS技术使设计具备了可伸缩性，设计者在同样大的晶片上可以集成更多数量的门，从而提高芯片的逻辑密度。在这种技术中，若去除逻辑通路上的非易失性单元，可提高芯片的运行速度并降低功耗。但在创建一个全CMOS的逻辑器件时，使用非易失性单元还是会带来很多好处，比如提高保密性，以及在器件上电时不必再用外部存储器来实现程序加载。

从图3中可以看出，在设计一个可编程逻辑器件时，除了提高芯片集成密度之外，采用那种只在使用时消耗电能的逻辑门能提高效率。这时待机电流降至微安级，并且只有那些正在使用中的逻辑门会产生动态功耗，没有使用的部分不会消耗功耗。换句话说，全CMOS技术带来的最大好处就是不必使用读出放大器，因此功耗比用BiCMOS技术设计的芯片低得多。

电压可伸缩性和功耗的关系

可以说，芯片的几何尺寸与其功耗直接相关。CMOS处理技术使芯片向着更小的几何尺寸发展，因而所需电压也跟着降低。功耗随着电压降低速度的平方快速降低。同时，由于晶片尺寸变小，片内的走线变短，这就使电容也变小，只是电容的变化和晶片尺寸的变化并不成比例关系。

减小晶片尺寸虽然有利于降低电压和减小电容(即降低功耗、提高速度)，但也会带来一些负面效应。首先，电源电压降低，则晶体管的传输延迟会增加，这是因为信号电容增大、传输路径变长的缘故。为此，电压降低，则工作频率也要降低，因此使产品性能受到影响。要解决这个问题，可以将芯片内部的时钟频率降低一半，而在输出处将其恢复到原来的频率。这样一来，芯片在外部表现出的性能没有任何变化。

本文小结

随着CMOS处理技术的发展，CPLD芯片的电源电压还会降低，功耗也会进一步降低。解决了功耗问题之后，CMOS设计工程师们又要面对新的问题：怎样才能继续提高产品的性能？要解决这个问题还面临许多挑战。

作者: Steve Prokosch

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