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标题: 选择最佳的高速FPGA收发器解决方案 [打印本页]
作者: admin    时间: 2014-10-12 20:10
标题: 选择最佳的高速FPGA收发器解决方案
目前，许多标准和协议采用高速收发器(SERDES)作为其物理接口。这些协议覆盖了很宽的应用范围，包括通信、计算机、工业和存储，以及需要在芯片与芯片/模块之间、或在背板上或电缆上传输大量数据的系统。过去的并行总线已经无法满足当今应用所需的速度和数据要求。一种能够支持这些应用的最新技术就是嵌入低功耗、数千兆比特收发器的FPGA架构。这种集成允许系统设计师利用高效的和高生产率的EDA工具来提供物理层和逻辑层的建构模块，从而研发出低成本和小体积的完整系统。这些器件和工具提供了FPGA架构的固有优点，包括灵活性、易用性和快速上市时间，这些都是一个新协议占领市场所需的质量要素。下面给出了选择带嵌入式高速收发器的FPGA时应该考虑的一些设计准则。
用于高速设计的FPGA
将收发器集成到FPGA中，将使得设计师能够快速地解决协议和速率的变化问题，以及为了提高性能和为产品增加新功能时所做的设计修改所需的重新编程问题，而这些迫切需求的灵活性在ASIC和ASSP方案中是无法得到的。FPGA提供了一种单芯片解决方案，从而克服了多芯片解决方案中出现的互操作、布线和功率问题。位于FPGA中的收发器在克服信号完整性问题的同时能够工作在一系列不同的系统或协议环境中。
选择收发器时的考虑因素
对于获得所需的功能设计来说，收发器的选择是至关重要的。设计师必须在设计的初期阶段就分析收发器的功能和性能，并由汇聚带宽需求、协议、多媒体类型、EMC和互操作性所决定的设计准则指导选择。收发器的选择应该包括规范的符合性验证；对于像抖动、噪声、衰减和不连续性等不利条件下的免疫能力或补偿能力；以及应用中的传输媒介的类型。根据一系列器件所存在的收发器错误纪录，就不难发现将混合信号收发器集成到数字电路FPGA中仅取得了有限的成功。这就要求系统设计师在验证市场需求时特别小心，要紧盯着工艺、电压、温度、内核以及I/O口，还有硅片生产能力等各方面的工作台验证。
一个评估收发器的发射性能的重要工具是眼图。这是构建在一系列分层的伪随机二进制序列(PRBS)周期上的发射机波形图的量度。通过利用眼状模板，眼图可以用来显示对特定指标的符合性。如果波形没有侵占眼图模板的张开区，通常就说明它符合抖动、噪声和幅度指标。另外，为了确保采用随机性较高的PRBS序列，并将在示波器上捕获的波形采样数量减到最少，以便这些不被用来误表征较差的PRBS性能，需要一个非常谨慎的方案。
在决定生产工艺时，收发器眼图性能更是显得重要。在选择正确器件时还有如下所述的许多其它因素要考虑。
1. 信号完整性
对于芯片内部、或者芯片与模块间的通信来说，无论通信是通过背板、电缆还是同一电路板上的直接连接，带有嵌入式收发器的FPGA都是理想的选择。用串行收发器取代一个并行的高速总线可以简化系统设计。在速度高时，并行总线容易遭受干扰和串扰，使得布线相当复杂，有时甚至无法实现。而极具鲁棒性的串行收发器能简化版图设计，减少元器件和连接器数量，还能减少PCB的层数。在具有相同的总线带宽时，串行接口的功耗也比并口小。
但是收发器的更高数据率意味着非理想的有耗传输线效应会使得布线即使可能实现也变得相当困难。人们普遍应用FR4板来进行PCB设计，因为FR4的制造通常采用玻璃纤维和环氧材料，因此具有容易制造、阻燃、易钻孔、还有更重要的便宜等特点。遗憾的是，当数据率较高时，各层中的铜线开始具有典型的"趋肤效应"，高频信号掠过导体的表面，减小了传导区域，因而增加了信号的衰减。FPGA设计师了解的比较少的是，在数千兆信道中传送的信号频率点，FR4介电材料本身对衰减的影响就极大，在只有几千兆的数据率上，衰减就有可能超过20dB。为了克服这些问题，带有收发器的Stratix II GX FPGA包含了发射机和接收机内部的一些功能，从而可以继续使用便宜的FR4 PCB材料。
2. 预加重
在数千兆速率时，设计师无法简单地通过放大信号来解决信号损失方面的问题，因为这将增大功耗并引起眼图的闭合。眼图的闭合可能是由发射缓冲的阻抗变坏所引起。在版图上或连接器中，反射能量的强度呈现出近端的不连续性。预加重通过加重任何信号变化后的第一个数据符号来对发射信号进行预失真处理，从而消除信道中脉冲响应的前沿过冲和后沿拖尾。
Stratix II GX收发器提供可编程的预加重功能，允许用户根据传输媒质和驱动能力来选取3个抽头中每个抽头的13级中的任意一级。最大的预加重为500%，这对张开1.25m Molex GbX背板上速率为6.25Gbps的眼图来说已经足够。图1a和图1b比较了6.375Gbps速率上对眼图开度的影响效果，该比较用的是40''迹线的Tyco FR4背板。

图1：(a) 无预加重(眼图闭合)；(b) 最大预加重设置。

3. 接收机均衡
预加重是克服传输线损耗的有效手段，不过较高的驱动强度将产生电磁干扰(EMI)，并且会使系统容易遭受近场的串扰。张开接收机眼图的一种替代方案或互补方案是利用接收机均衡技术。在许多应用中利用均衡技术来克服损耗并实现误码性能改善是可能的。FPGA中的接收均衡通过在接收机端放大信号中的高频分量来补偿传输损耗，而低频分量保持不变，这将有效地使信道的s-21插入损耗曲线反转，从而使得总信道的频率响应变得最平坦。均衡技术还可以与预加重技术一起使用，来补偿具有特殊挑战性的链路。
Stratix GX II收发器是完全可编程的，无论是在设计阶段还是在应用阶段，都可以在系统工作的过程中进行编程，并且能够与距离很远的设备以及在工作条件很差的环境下实现互操作性。这就使得用户可以配置均衡器使其在各种信道长度上工作。最大的均衡水平是17dB，采用4级峰值放大器来实现。这确保了所配置的系统能够实现器件速率高达6.375Gbps条件下的最佳信号完整性，而且还省去了极易传递误码、功耗大并基于DFE的外来接收机架构。图2给出了均衡器的SPICE仿真结果。


图2：(a) 到均衡器的SPICE仿真输入；(b) 来自均衡器的SPICE仿真输出。

在设计背板时需要考虑的重要因素是收发器的输出驱动能力，因为最佳信号完整性设置会由于背板版图、背板的插槽数量以及发射卡和接收卡的总体位置不同而变化。由于这种收发器优越的信号完整性性能，使得FPGA能够以6.375Gbps的速率在带有连接器的52英寸FR4背板上工作。这种可编程能力和极具鲁棒性的设计加上低功耗特性使得FPGA可工作在最具挑战性的背板、电缆、芯片或模块以及数千兆互连设备中。
4. 可编程驱动能力
某些传输线损耗可以通过增强差分输出驱动器的驱动能力以及在接收机里放大信号电平来克服。Stratix II GX架构允许设计师在4~16mA范围内选择驱动能力。实际的Vod输出驱动电压电平由终端电阻值来确定，对于50Ω的传输线来说典型的阻值范围是100Ω。
5. 功率
在所有的高密度背板应用中，功率耗散都是一个主要的问题。在这些地方空间有限，功耗和/或发热问题必须减到最小，以确保器件温度在没有风力冷却和核电站提供电源的情况下能够保持在所要求的工作范围内。
为了将收发器的功耗减到最小，采用了具有专利的PCNL输出缓冲器技术来制造Stratix II GX器件，正是由于这一高效技术使得90nm的物理媒体连接(PMA)层最大功耗仍比最具竞争力的带有收发器的65nm FPGA低20%。当在40"的FR4串行链路上工作速率到3.1875Gbps时，每四分之一收发器(四个收发器中的一个)所需的功耗为每通道125mW，而工作到6.375Gbps时的功耗则为每通道225mW。每四分之一收发器可由一到两个独立的时钟源来驱动，并具有各自独立的频率分配器。时钟和分频器的结合，能够在每四分之一收发器中支持四个不同的数据率，从而与极具竞争力的器件相比，功耗得到很大程度的降低。利用通道的基本配置能够分别判断通道上的发射机或接收机，从而进一步节省Stratix II GX收发器的功率。
6. 协议支持
先进的FPGA设计手段能够很大程度上甚至是彻底省去设计和验证FPGA与收发器件之间的数据通道所需的工作和时间。为了使收发器的性能满足特定协议标准时具有一定的余量，并能在614Mbps一直到6.375Gbps的数据速率范围内正常工作，Stratix II GX收发器经过了精心设计，因此可以提供经验证的优异性能。支持的协议标准包括PCI Express、串行数字接口(SDI)、XAUI、千兆以太网、HiGig+、Interlaken、SerialLite II、Serial RapidIO(SRIO)，光纤通道以及常用的6Gbps长距离和短距离电接口(CEI-6G-LR/SR)。FPGA基本协议模式能够使系统设计适合架构师在设备的全速率范围内创建任何本土的或具有知识产权的协议。Stratix II GX系列是被证明能够满足严格的SONET/SDH OC48/STM16光抖动标准的唯一高密度FPGA系列产品，能够帮助设计师实现创新的系统和平台设计，并将FPGA的数字和协议实现功能与具有线路接口功能、背板功能、低功耗、低抖动、协议兼容收发器集成在一起。
7. 源同步和并行I/O支持
绝大多数应用要求高速源同步和并行接口提供数据平衡和流水线作业。源同步I/O(SSIO)是一个允许时钟和数据被分别(即使用LVDS信号)发送的FPGA接口。作为一个链路层接口，SSIO被用来将数据从收发器传送到系统进行处理。SSIO必须支持一个足够高的数据带宽，以确保能够向收发器连续不断地提供数据。SSIO部分包括动态相位对齐(DPA)电路，该电路将接收机时钟信号复制到变化的相位信号中，并将最近的时钟信号与进来的数据对齐。DPA能够使源同步接口支持更高的数据率，支持增强型数据通道开销，进一步提高数据率，并实现纠错、加密和线路编码。
SSTL和HSTL中具有大量可提供标准I/O连接的并行I/O，可用于高性能存储器接口、PCI接口等应用。带有收发器的FPGA所面临的挑战是如何在具有并行I/O、SSIO和FPGA数字逻辑、并且收发器所有端口在工作和被评估时同时切换的实际世界中验证标准的一致性、抗噪声能力以及鲁棒性抖动性能。
本文小结
由于要求系统支持更高的数据带宽和实现更高级的功能和特色，对高速收发器的需求正在急剧增加。通过将高速串行收发器集成到高性能、高密度的FPGA中，可以利用业已证明的全面解决方案满足许多不同的应用。为了提供全面的、可批量生产的功能，收发器技术经过了精心设计，与此同时，还提供FPGA固有的可编程方面的灵活性，从而使设计平台能够随着新协议的出现和功能的变化来支持系统的升级，而不需要改变电路板或背板的设计。对于今天的高性能应用来说，收发器的固有优点、对整套设计工具和协议支持的需求、以及一些像背板和电缆间互联、芯片间和芯片到模块间的数据传送这类应用所需的低功耗要求，都使得FPGA成为理想的器件解决方案。
作者：
Andy Turudic
高密度FPGA产品部高级经理
Altera公司



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