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标题: 高清世界时钟所面临的挑战 [打印本页]

作者: admin 时间: 2014-10-13 07:58
标题: 高清世界时钟所面临的挑战
引言
　　
人类是自然界富于感觉的创造物，我们根据自己的所见、所听、所闻、所感以及所品尝到的去学习、理解和享受周围的世界。因而，当提到电子设备的创新时，能够让我们的感觉产生反应的那一部分设计，大多依赖于高性能模拟信号路径技术。在增强对于电子的感觉和反应的模拟信号路径中，最能引起兴趣的一个例子是从模拟到数字以及从数字到模拟的转换。
　　
数据转换器(ADC/DAC)是电子系统创新的主要领域。虽然不久前，架构方式还仅仅限定于研究论文中或者够经济因素而不可行，但是现在，糸统设计者已经可以实现架构方式。采用高性能数据转换器的系统中最重要的设计挑战之一是如何实现时钟产生模块的输入信号采样。通常， “受限于时钟”设计者需要依靠非常昂贵的时钟生成器才能将系统提升到可接受的性能水平之上。

本文分为两大部分：第一部分主要为那些需要实现高性能数据转换的设计者提供了基本的工具，并特别强调时钟特性对于数据转换性能的重要性。首先，文章讨论了一些时钟性能的基本概念。其次，文章将“剖析”计时器件。最后，阐明设计专门面向应用的计时器件性能的方法。第二部分将以第一部分的论述为基础，探讨设计者在系统级上必须把握的关键折衷处理。

精密时钟及通信
　　
现在是消费者赶上多媒体世界的大好时机。在一定程度上，我们要感谢高性能模拟技术的作用。多媒体内容全部组合在一个数据包之内，然后发送到由通信基础设施所传输的数据流之中。这些数据流要求设备具有较大的带宽以便能够提供给高清电视、个人视频播放器和移动电话，而在数据聚集的情况下，这一点尤其重要。在宏观的水平上，这种基础设施(生成端/访问网络与内核以及骨干传送)要求一个有精密时钟的复杂网络，这样才能根据需求可靠的传送数据包。在传输过程中，数据内容通过高性能数据转换器进行模拟/数字分配。通过上述的基础设施数据被传输给消费者，并通过另外一个数据转换器将其转换为原始的高清信号。无论采用有线或无线传输媒体，精密时钟在决定系统性能方面都起到了举足轻重的作用。然而，精密时钟的应用并不局限于传递多媒体数据方面。事实上，在任何进行大量数据传输的应用中，都可以发现低噪声、高精度时钟的踪影。
　　
从时域的角度来看信号采样
　　
图1(b)显示出采用非对称梯形脉冲形式的输入波形(Vin)。如果使用一个无噪声时钟的完美数据转换器来量化Vin，则图1(a)显示出其输入波形的表现形式。同时，图1(b)上的黑点即为所需的采样点。图1(a)上面的线显示出这些点的位置变换情况。这些点形成了波形的无失真版本。图1(b) 中也显示出了阴影区域，它表示假设采样时钟具有噪声(抖动)成分时，采样时钟脉冲边沿产生的一系列可能时间范围。不定的采样区域以红点表示。这些点都位于可能的时钟脉冲边沿的范围之内，但并不位于阴影区域的中心。图1(c)显示出不定的采样范围。在Y轴上记录的每个值都是Vin 在(不定的)采样点上的幅度。由於数据接受系统不了解时钟噪声或者对其进行补偿的任何方式，在X轴上每个对应的值为适时的“完美”采样点。

图1 失真和时钟抖动
　　
由于采样时钟的抖动所以采用不定采样。图1((c) 中的红色轨迹显示出了其结果，这是原始输入波形的失真版本。对于这些图示，我们可得出下面三个关键的观点：
　　
•即使ADC是完美的，采样时钟也会加进噪声和不需要的失真。以ADC对信号进行采样的过程与RF世界中混合的进程相似。将一个有噪声时钟与信号混合，在频域以及转换时，会产生扩散所需信号的净效应(参见图2)。

图2 采样和混合

•输入信号Vin 的频率决定了对时钟噪声敏感的程度。很显然，只要它没有随着时间变化，在(梯形顶部)任何位置对信号进行采样都无关紧要。然而，如果采样时钟有噪声，那么输入频率越大，由完美的数据转换器生成的噪声越多。

•从本质上讲，ADC在两个方面具有分辨能力：量化粒度的程度(由ADC的特性所决定)和数据转换系统在精确的时间间隔对信号进行持续采样的能力(采样时钟生成系统的特性和在有限的程度内有ADC本质特性所决定)
　　
时钟性能和数据转换参数

采样时钟对ADC/DAC性能上的重要程度是显而易见的;然而，理解这些观点如何与数据转换器的性能参数相关联也将非常有用。图3显示出一个输入波形的一小部分。所需要的采样点为ADC输入从跟踪到保持转换时所在的点。实际采样点可能产生的示例的范围由标有 tj 的区域限定。可以在可能的采样间隔中观察到的输入信号水平的范围标有VRMS 。

图3 数据转换采样过程
　　
假设有一个用于Vin的正弦信号输入：
对时间差分就有了信号斜率：取RMS值，因此，由抖动引起的RMS误差电压为：
信噪比(SNR)定义为：
(5)因此，由抖动引起的SNR成分为：
(6)在方程6中的抖动值tj (总抖动)包括两个主要成分：ADC本身所固有的抖动和采样时钟的抖动。这些参数都是随机产生的，在性质上具有独立性，因此总抖动tj 通过取固有抖动和采样时钟抖动和的平方根来计算。方程6可用来表示各种抖动的固定值。尽管能够提供低于1ps RMS (1kHz~30MHz)抖动性能的时钟很难实现，但并非无法达到。
　　
SNR和系统性能
　　
对于系统性能优化而言，为什么SNR是一个重要参数呢?Shannon公式给出了一种解释：

其中C 是以bps为单位的通道性能，B是以Hz为单位的总系统带宽。

多媒体内容要求具有显著的通道性能C。设计者通过选择传输媒体或拓展接收器带宽来控制系统带宽。尽管有时这种做法是在所难免的，但是事实上展开接收器带宽对SNR有害的，传输媒体的带宽可能无法由设计者进行调式的控制。对于无线系统来说更是如此，在无线系统中管理主体在频谱分配的基础上建立通道带宽。很明显，在这种情况下，设计者重点在于实现SNR的最优化。

图4 数据转换器SNR

抖动和相位噪声
　　
理解了抖动对于ADC性能的影响后，现在的重点应该放在研究抖动方面。尽管数据通信或高性能数据转换领域的工程师倾向于根据抖动来规定时钟要求，但在精密计时和时钟领域工作的工程师却利用相位噪声参数来规定时钟性能。在评估相位噪声和抖动如何关联前，理解构成抖动的成分的性质非常有用。
　
参考图5，噪声包括两个主要成分：受限(或确定性)抖动和非受限(或随机)抖动。确定性的抖动表现为可预见性和可重复性，因此，它可以通过相对少量的观察来准确的确定其数量。基于这种原因，确定性抖动可以表示为峰峰值。另一方面，随机抖动是随机过程的集合结果，这就使其不能直接的测量和确定数量。随机抖动表示为RMS值，带有一个通常被附加为限定符的量度带宽。

图5 抖动系列数
　　
对组成总抖动随机噪声成分的噪声源进行直接测量就得到了相位噪声。利用频谱分析器进行测量，可以在1Hz的带宽范围内，估算出不同偏置中源于载波(基本)频率的功率水平。因此，通过相应的频率偏置，相位噪声被指定为离散值，它用dBc/Hz 表示出来，或者更加适合作为单边带图表来表示。
　　
大多数现代频谱分析仪能计算RMS抖动。然而，如果对进行量度有一些基本的认识，就会认识到相位噪声对系统性能带来的影响。如果频谱分析仪设置为测量相位噪声，那么就会显示出一个单边带图表。将相位噪声转换成RMS抖动的第一步是对功率进行积分，其在两个特定频率偏置值之间，由相位噪声曲线下的区域面积表示(这就是附有一个抖动值的测量带宽的区域，其中抖动值以timeRMS表示出来)。计算得出的值被称作RMS相位误差。由于频谱分析器将展示一个单边带图表，读取的区域必须加倍。

图6 RMS相位误差测量

一旦确定RMS相位误差，下面的转换过程就很简单了。函数L(f)通常定义单边相位噪声。如果我们将RMS相位误差定义为σrms，那么：
(8)

因此,当用一种有意义的方式指定RMS抖动时，f1 和f2 的值必须连同RMS抖动值一起列出。

计时器件剖析

图7展示了一个计时器件的主要功能模块。计时器件可以为一个干净的参考时钟输入生成多个与整数相关的倍频。参考时钟被分配到多个倍频卡，如果由于在电缆或底板上传输时产生了附加的噪声，那么计时器件可以进行设定从噪声含量多的参考时钟输入中消除相位噪声(及由它产生的抖动)，然后，为“干净的”时钟输入生成多个整数相关的倍频。一个计时器件包括一个锁相环、一个环路滤波器、一个电压控制振荡器、一个配电板、扭曲校正和输出缓冲器。

图7 计时器件功能模块

计时器件的优化
　　
经过反复尝试为计时器件找一个优化配置。设计者应该对于每个模块对整个系统性能的影响具有基本的认识。有时提供高性能计时解决方案的模拟器件公司可以提供多种设计工具来帮助设计者轻松应对其复杂的设计任务。美国国家半导体通过WEBENCH给信号路径设计者提供一套在线设计工具(特别是用于时钟优化的简易PLL)。

虽然没有一个配置适用于所有的应用，但具有可用的工具可以优化计时器件的设计。设计者在其配置形成其器件性能时的基本杠杆包括PLL参数，环路滤波器参数、配电板和扭曲校正。另外，器件的整体本底噪声对于性能也有显著的影响。本文提供了器件优化的大致简介，推荐设计者访问WEBENCH网站并参考Dean Banerjee1所著的 “PLL Performance, Simulation, and Design Fourth Edition”。

设计者可以通过调整一定的参数来优化性能。参考下面所描述的环路滤波器的计时器件的相位噪声图8和图9，这个环路滤波器从图8中较宽的环路带宽调整到图9中较窄的环路带宽。

图8 带有宽回路带宽的计时器件相位噪声

图9 带有窄回路带宽的计时器件相位噪声

如果不允许信号获得宽带噪声源，参考输入(在图表中表现为TCXO轨迹)通常具有一个非常陡的相位噪声跌落，直到接近于其基本频率。如果已经混杂了噪声，那么噪声可能一点也不会跌落。计时器频率输出的基本噪声分配包括：

•参考输入
•锁相环(PLL)
•电压控制振荡器(VCO)
•配电板
•器件的本底噪声
　　
器件的PLL、VCO和本底噪声“各担己任”;其它的重要工作说明包括频率变换和降低噪声。设置环路滤波器的截止频率将决定VCO何时能够取代PLL执行噪声衰减的工作。在很大程度上，在大偏置下的相位噪声水平由器件本底噪声以及VCO来决定。如图9所示，在一个采用窄回路带宽的配置中，VCO趋向于决定整体的噪声性能。如果PLL具有接近于载波的出色性能，那么环路滤波器应该远离载波进行调节，这样它就可以从参考输入中过滤任何噪声。这是一款不错的配置，如果在更大(可能>50kHz)的偏置中，VCO展现出色的相位噪声性能，这款配置的优势就更加突出。

结语
　　
为高性能数据转换器的计时器件选定理想配置需要进行反复实践。如果设计者对于ADC信噪性能的根本问题有着良好的理解，并具有一整套可执行的恰当工具，那么系统优化的过程将会富有成效。对设计中的数据转换器这样一个附件进行优化，在表面上看来作用不大并且花费时间，然而消费者会因此而领略到完美设计所带来与众不同的“高清晰度”。

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