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标题: PCB层级中时序交错式超高速ADC解决方案 [打印本页]

作者: admin 时间: 2014-10-13 10:01
标题: PCB层级中时序交错式超高速ADC解决方案
运用时序交错式类比数位转换器（timeinterleavedADC）在每秒高达数十亿次的同步取样类比讯号是一个技术上的挑战，除此之外，对於混合讯号电路的设计也需要非常谨慎小心。基本上，时序交错的目标是利用转换器数目与取样频率相乘而不影响解析度以及动态的效能。

本文将探讨运用时序交错式类比数位转换器时所出现的技术挑战，并对此提供实用的系统设计解决方案。本文也将说明可以解决目前已知问题的创新元件的特色及设计技术。同时利用快速傅立叶转换（FFT）计算法算出7GSPS速率及两个转换器晶片在「交错解决方案」下的结果。最後将说明为达成高效能所需的时脉源及驱动放大器之支援电路图应用。

需要更高的取样速度

何时以及为何增加取样的频率是具有优势的呢？有多个答案可以回答这个问题。基本上，类比数位转换器的取样速度会直接影响到瞬间频宽，因为瞬间频宽会在取样的瞬间被数位化。根据Nyquist与Shannon的取样定理表示，最大允许的取样频宽（BW）等於取样频率（FS）的一半。我们可以用以下的方程式表示：

BW=FS/2

速率为3GSPS的类比数位转换器能在一个取样周期内取样15亿赫兹的类比讯号频谱。让取样速度加倍的同时也会让Nyquist频宽加倍成为30亿赫兹。藉由时序交错使取样频宽产生增加的结果对於很多应用提供相当的助益。举例来说，应用时序交错的无线电收发机架构就可以增加资讯讯号载波的数目，使得系统资料处理能力得到提升。增加取样频率同时也可以改善LiDAR测量系统（LiDAR系统依循飞行时间（TOF）原理而运作）的解析度。基本上，飞行时间测量的不准确度可以经由减少有效取样时脉周期的方式而降低。

数位示波器也需要较高的取样频率对输入频率（FIN）的比值，才能更精准的获得复合式类比或数位讯号。取样频率必须是FIN的最大值的数倍以上才能得到FIN的调和成分。举例来说，如果在示波器取样频率不够高的情况下，若较高位阶的调和频率在类比数位转换器Nyquist频宽的范围之外，那麽原本的方波将会变成正弦波的形式。

图1：在速率3GSPS及速率6GSPS时针对247.77百万赫兹讯号取样的时域测量波形图。

图1所示为示波器前端加倍取样频率所产生的优势。取样类比输入讯号中速率6GSPS的取样波形将得以更精准地呈现出来。许多其他的测试仪器系统，比方像是质谱仪以及伽玛射线望远镜都是依赖较高的过度取样与输入频率的比例来达成脉冲形状的测量。

增加取样频率还可以获得其它的优点。过度取样的讯号也能对数位滤波的过程中得到增益有所助益。基本上，类比数位转换器的杂讯底部扩散涵盖大部分的输出频宽。对一个固定的输入频宽采用两倍的取样频率进行取样，能在动态范围中获得3dB的改善。而每一次对取样频率进行加倍也都能让动态范围额外获得3dB的改善。

时序交错所面临的挑战

时序交错主要面临的挑战为频道间做取样时脉边缘的精确相位校准，以及在积体电路之间与生俱来的制造变数补偿的问题。为了能精确的与增益匹配，各个分别类比数位转换器间的偏移量与时脉相位都将十分重要，特别是与频率有关的参数更显重要。除非这些参数能够达到精确匹配，才能使动态效能与解析度得以降低。图2所示为三个主要的错误来源。

图2：交错是类比数位转换器在增益、偏移量、时序上的错误。

一般而言，双通道交错转换器的系统需要类比数位转换器的输入端取样时脉产生1/2个时脉周期的时间平移。然而ADC083000类比数位转换器的架构则使用晶片本身具备的交错技术，并以时脉频率相当於取样率一半的数值进行运作，也就是说使用1.5GHZ的频率来对应3GSPS的速率。因此对於采用两组ADC083000类比数位转换器的双通道系统而言，类比数位转换器输入取样时脉边缘必须是1/4个时脉周期的时间平移或是与其他边缘产生90°的角度平移。对於频率1.5GHZ时脉而言，相符合的数值为166.67ps.

时脉讯号的线路长度可以经由计算方式精确地得到1/4个时脉周期的相位平移。在FR-4的印刷电路板材料中，讯号可以20cm/ns的速率来传递，即每50ps传递1公分的距离。举例来说，如果到一组类比数位转换器的时脉路径比另一组长3公分以上，那麽将会产生150ps的相位平移。要如何精确地达到额外16.67ps的时间平移将会是要面临到的挑战。

ADC083000类比数位转换器具有一个整合型的时脉相位校准功能，这个功能可以让使用者在输入取样时脉中加入一个延迟来平移其相位以便与另外一个类比数位转换器取样时脉建立关联性。类比数位转换器的时脉相位可以经由内建的两组暂存器透过SPI汇流排进行手动校准。其中的相位平移只可能发生在一个方向上来增加延迟现象。设计人员需要来决定这两组分离的类比数位转换器中的哪一组是「在前方的」，并校准其相位使取样边缘与另一组类比数位转换器的取样边缘端间产生90°的角度差。以提供Sub-picosecond等级的校准解析度。

通道对通道的增益与偏移量匹配

在一个具备双转换器的交错系统中，假设输入讯号在第一Nyquist范围内时，因为通道增益不匹配所产生的错误电压值会造成在FS/2–FIN与FS/4+/-FIN位置上的影像突波。一组8位元的转换器拥有28或256个编码。假使转换器的完整输入范围是1V的峰值对峰值，LSB的大小会等於1V/256=3.9mV的数值。而我们也能精准的计算出对於1/2LSB所需的增益匹配值为0.2%.

ADC083000类比数位转换器的输入端完整电压值或增益能用9位元资料值来进行线性及单调的校准。700mVp-p的差异值可校准的范围为±20%，也就是说可校准的范围在560mVp-p到840mVp-p之间。

840mV–560mV=280mV

29=512steps.280mV/512=546.88uV

微调校准的角度可允许超过上述的0.2%增益匹配范围。

在相邻通道间的偏移量不匹配会产生一个错误的电压值，这将会造成在FS/2位置上的偏移量突波。由於偏移量突波是发生位於Nyquist带的边缘，因此双通道系统的设计人员通常要规画他们所需的系统频率并将更大的心力着重於增益与相位匹配上。

然而，让我们假设所需要的偏移量匹配也等於1/2的LSB基本标准值时，ADC083000类比数位转换器的输入端偏移量能透过线性及单调的校准，在9位元解析度中使0偏移量增加到45mV的偏移量。因此每一组编码位阶都提供了0.176mV的偏移量，同时9位元的解析度可以协助达成1/2LSB基本标准值的精确性。

数位输出的同步

将两组类比数位转换器的输出资料串进行同步有助於实现混合的取样速度与频宽。换句话说，如果在两个独立的转换器之间发生同步损失的话，那麽我们将无法获得有意义的资料。数以十亿计的取样类比数位转换器「解多工」输出资料来降低数位输出资料的速率。使用者可以依据所采用的FPGA技术对於资料处理的能力来选择用2或4的资料速率来「解多工」。

输出撷取时脉（DCLK）也可以被分割并设定为SDR或是DDR模式。然而对於解多工的方案，由於在每一个类比数位转换器的输入取样时脉与输出撷取时脉间的联系，这使得整个系统存在一些不确定的因素，因此设计人员需要考量更多。为了解决这个问题，ADC083000类比数位转换器有能力藉由使用者供应的DCLK_RST脉冲，来精确的重置其取样时脉输入到输出撷取时脉输出之间的关系。这项能力能够让系统中多个类比数位转换器同时拥有各自的输出撷取时脉（以及资料）输出转换，并且可以共同分享输入时脉以便进行取样，同时，这将使得多个类比数位转换器之间的同步可以达成。

数位交错技术

类比校正法是一种已被证实能传递高动态范围、具备整合能力的解决方案，这个解决方案具备整合性时脉相位、增益与偏移量校准的功能，且已被证明能提供高精确度。

除了类比校正技术之外，还有其他几种可行的方法，举例而言像是数位校正演算法也可用来处理交错资料。这几种处理方法都能在不需要任何类比偏移量、增益或是相位校正的前提下，能校正资料转换器中数位不匹配的问题。在理想状态上，这些演算法都不需要对输入讯号做任何校正或是先有基础的观念就能够独立运作。除此之外，在数位偏移量、增益及相位校准所需的时间则是系统最重要的运算因子。

由SP元件公司所发展的数位後制处理引擎（这也是一套演算法）就能满足上述的这些需求。SP元件公司的自动数据交换（ADX）技术，在不需特殊校正讯号或後期制作整理的条件下，会持续提供类比数位转换器在增益、偏移量与时间偏移错误的估算。而这种演算法已经应用於修正静态与动态上不匹配错误的问题。

ADX技术能估算错误并依据所有不匹配错误来重建讯号。IP核心的错误校正演算法，能在不限输入讯号型式的前提下有效的执行。数位讯号处理的结果为ADX核心之外的时序交错频谱在与交错失真突波相关处不会出现明显的不匹配错误。

美国国家半导体公司在最近推出了一张配备两个ADC083000具备3GSPS的8位元类比数位转换器公板，并将SP元件公司所开发的演算法整合在公板上。其中采用ADX技术的资料转换器为交错式，并嵌入公板上FPGA中。图3所示为速率7GSPS数位卡的区块示意图。

图3：具备LMX2531与LMH6554的ADQ108系统的区块示意图。

图4：具备ADX的混合式类比数位转换器频谱。

图4所示为SP元件公司ADQ108资料收集卡的输出频谱效能图。我们需要特别留意其中的峰值突波是来自於调和失真所造成的，且交错突波也已经明显的被削减掉。

超高速类比数位转换器之支援电路系统

藉由使用如ADC083000的资料转换器能使系统达到高阶的效能，但也必须先确认支援的电路系统也具备足够的效能。支援电路系统的重要关键元素如下：

1）高效能与低抖动时脉源

2）使用高线性化、低杂讯的放大器或使用平衡与非平衡转换器来驱动类比数位转换器输入

LMX2531或LMX2541之时脉合成器都因为能产生低抖动现象类比数位转换器的时脉讯号而被推荐使用，而LMH6554则能用来驱动类比数位转换器的类比输入讯号。

LMX2531整合了PLL与VCO两个元件，使能让杂讯底部优於-160dBc/Hz.其晶片具备多种不同的版本可以符合从553百万赫兹到2790MHZ的频带范围各种不同频率的需求。

为了能达到更高输入频率的讯号杂讯比效能，因此LMX2541由於具有较低相位杂讯而成为合适的时脉源。LMX2541在频率21亿赫兹的状况下会产生小於2微弧度（mrad）的均方根杂讯；以及在频率35亿赫兹的状况下会产生3.5微弧度的均方根杂讯。LMX2541的PLL会产生-225dBc/Hz的标准化杂讯底部，且能在整数与分数模式中以高达104MHZ的相位侦测率来运作。

LMH6554为业界最高效能的差动放大器。其低阻抗的差动输出特性可用来驱动类比数位转换器的输入讯号并在任何中间滤波过程中使用。这个具备宽频的全功能差动放大器可以驱动8到16位元的高速类比数位转换器且在频率800MHZ的状况下得到0.1dB的增益值，在频率250MHZ的状况下得到72dBc的SFDR，以及拥有0.9nV/sqrtHz的低输入电压杂讯效能。

当LMH6554将峰值对峰值2V的电压驱动进入低到200欧姆的负载时，便能以频率75MHZ来线性传递16位元的讯号。经由外部增益电阻器以及整合共模回馈，LMH6554也可以应用於差动与差动讯号间或是单端与差动讯号间。而放大器会提供高达18GHZ的大讯号频宽、8dB的杂讯指数以及6，200V/us的摆动速率。

图5所示为一组使用上述所提到的支援元件的区块示意图。

图5：典型的系统区块示意图。

结论

本文说明关於设计时序交错式高速类比数位转换器时所面临到的挑战与几种解决方案。现在由於交错方*的不断演进及低抖动时脉源与高效能放大器的出现，让超越6GSPS速率时仍然维持绝佳的动态效能得以实现。

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