| 顶层模块类型 | 类 型 说 明 |
| HDL | 硬件描述语言（Verilog或VHDL），用描述语言将各底层模块连接起来 |
| Schematic | 原理图，顶层模块可以用原理图将各底层模块连接起来，比较直观 |
| EDIF | 工业标准网表格式 |
| NGC/NGO | 综合后输出的文件格式，可以直接被NGDBuild读取 |
| 设 置 选 项 | 设 置 内 容 |
| Device Family | 设置FPGA是哪一系列的，如Spartan3、Spartan3E、Virtex等 |
| Device | 设置FPGA的具体型号，每个系列的FPGA下都有很多型号，要根据实际工程中应用的FPGA进行选择 |
| Package | 设置FPGA的封装格式，如PQ208、FG456等，对不同的封装格式，用户在约束引脚时会有所不同 |
| Speed Grade | 设置速度等级，如-4、-5、-6，数字越大速度越快 |
| Top-Level Module type | 设置顶层模块的类型 |
| Synthesis Tool | 设置设计中采用的综合工具，可以是Xilinx自带的XST，如果安装了第三方工具，也可以选择第三方综合工具，如Synplify/Synplify Pro等 |
| Simulator | 设置设计中采用的仿真工具，可以是ISE自带的ISE simulator，如果安装了第三方工具ModelSim，也可以设置为ModelSim |
| Generated Simulation Language | 如果采用ISE自带的仿真工具ISE Simulator，利用HDL Bencher可以在图形界面下编辑测试波形，直接生成测试激励文件，这里是设置生成测试激励文件的语言类型 |
| 新建资源类型 | 类 型 说 明 | ISE中对应的处理工具 |
| Embedded Processor | 嵌入式处理器 | 需要安装Xilinx EDK工具 |
| IP（Corgen&Architecture Wizard） | IP核 | IP核生成器（Core Generator） |
| Schematic | 原理图 | 原理图生成器（ECS） |
| State Diagram | 状态转移图 | 状态图编辑器（StateCAD） |
| Test Bench Waveform | 测试激励波形 | 测试激励生成器HDL Bencher |
| User Document | 工程说明文件 | 文本编辑器 |
| Verilog Module | Verilog源代码 | HDL语言编辑器（HDL Editor） |
| Verilog Test Fixture | Verilog测试激励 | HDL语言编辑器（HDL Editor） |
| VHDL Library | VHDL库 | HDL语言编辑器（HDL Editor） |
| VHDL Module | VHDL源代码 | HDL语言编辑器（HDL Editor） |
| VHDL Package | VHDL包 | HDL语言编辑器（HDL Editor） |
| VHDL Test Bench | VHDL测试激励 | HDL语言编辑器（HDL Editor） |
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