LUCT工具主要特性
LuCT时钟合成工具提供LuCT方法中的所有重要特性：
o 均衡的时钟树
- 长度均等和主动负载匹配
- 障碍感知
- 使用低电阻的高层金属层传输信号
- 屏蔽和寄生匹配
o 增强型订制单元库，满足各种信号强度需求
o 支持多种制造工艺，例如，32/28bulk,28fdsoi等
o 模块布局，障碍布局与避障
o 与布局布线环境完全集成
LuCT工具通过意法半导体独有的算法生成时钟树拓扑。该算法基于均衡的路径长度和等长同质布线。芯片布局规划建模和初始化以及路径计算需要Lemon C++图形函数库[4]。时钟树创建过程包含下列步骤：
o 网格生成: 在从布局规划读取数据后，生成障碍模型和电源网格形状模型。从这些模型开始计算一个代表LuCT算法定义的布局布线间距的点集合（网格）。
o 构建二进制树：使用意法半导体独有算法将叶子分组，每组一对。通过计算长度均等的包含避障点的路径和合并点（即该路径中间的一点）的方式将每对树叶合并。通过这种方法按照递归方式合并新的叶子（合并点），直到只剩下一个点（树根）为止，详见图4到图6。
o 插入时钟驱动器和布线：插入时钟驱动器和优化布线是采用一个自下向上的方法，分别考虑障碍布局和障碍布线。
一旦生成时钟树结构，只要在布局布线CAD工具内使用脚本程序即可实现布局。对于多个并行时钟驱动器的高性能布线/走线、通孔布局和电源噪声感知布局，取得布局配置需要使用自定义规则。
通过修改几个对二进制树架构和创建有很大影响的参数，可以优调算法。
下面是一些参数示例:
o 叶子对生成：可自动或人工生成
o 路径距离计算：可以是纯Manhattan方式或能够感知障碍
o 弯折最小化：为布线网络选择适合的吸引力
o 通过在每个布线/合并阶段全局重映射中心，吸引合并区向现阶段的中心转移
o 时钟树性能指标：障碍强度、时钟偏差/插入延时性能与障碍的均衡性、时钟拥堵。
