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标题: 非均匀采样硬件设计 [打印本页]

作者: liyf 时间: 2012-1-16 16:48
标题: 非均匀采样硬件设计

　　非均匀采样系统的实现可以包括两个方面：
　　（1）对信号进行非均匀采样得到非均匀采样信号；
　　（2）进行非均匀采样算法处理。
　　前一个方面主要是硬件实现的问题，即如何在硬件上实现对信号的非均匀采样，后一个方面主要是选择合适的处理算法，以便对信号进行适当的处理，得到所需的结果。
　　从一般意义上来看，信号的每个采样点需要两个量来代表：采样值大小和采样时间。对于均匀采样，由于任何两个采样点的间隔都是相等的，因此，均匀采样只需要记录采样值和标记采样点的顺序即可。但是，对于非均匀采样，由于采样点的间隔是不相等的，因此，非均匀采样除了要记录采样值大小以外，还需要记录采样时间。在实际实现中，非均匀采样必须考虑如何在特定的时间点上进行采样，这在对采样时间的精度要求很高时，会非常难以实现。比如，要对1GHz的正弦信号进行采样，则采样时间的精度就必须是几个ps。
　　对信号进行非均匀采样的关键是如何精确控制ADO进行采样。有两种方法可以采用：（1）产生非均匀的采样时钟送往ADC；（2）ADO的采样时钟是均匀时钟，但是，通过控制ADO什么时候开始工作来实现非均匀采样。这两种方法都需要非均匀的控制信号。按照非均匀采样的理论，每个采样点的采样时间应该是完全随机的，但是这在实际实现中是不可能的或者很难实现。因此，可以选择伪随机采样脉冲或者伪随机控制信号。伪随机采样脉冲或者伪随机控制信号的实现如图1所示。

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　图4 信号调理电路
　　CPLD的工作过程为：上电后DSP初始化完成后给CPLD一个启动信号，CPLD收到启动信号后开始计数，计数到66后发生溢出，然后输出一个脉冲，同时启动下一个计数器，该计数器计数到61后输出一个脉冲到AD，这样的计数器有十个或者更多，当最后一个计数器溢出且输出一个脉冲后同时启动第一个计数器，如此循环，这样CPLD就提供给AD一个小于1.5MHz的非均匀采样时钟信号或者非均匀控制信号。
　　模数转换芯片选用的是TI公司的高速、高精度AD－THS12082。THS1⒛82的采样速率最高为8MHz，输出为12位，适用于雷达、图像、高精度数据采集和通信领域；内部有两个控制寄存器，可以灵活地设置工作方式；模拟输入方式可以配置为两路单端模拟输人或者一路差分输人，可以对两路模拟输入同时进行采样；内部集成了16个字ΠFO，可以减轻处理器的负担；参考电压可由外部提供或者使用内部参考电压。
　　THS12082在差分输入的情况下有两种采样模式：单次采样模式和连续采样模式。设置为单次采样模式时，采样时钟是由内部产生的，THS1⒛82在采样触发脉冲的触发下开始一次采样；设置为连续采样时，THS12082在外部时钟的驱动下连续进行采样。单次采样模式和连续采样模式的工作时序图分别如图5和图6所示。

　图6 连续采样模式工作时序
　　在本案例中，THS12082的工作方式选择如表1所示。
　　表1? 工作方式选择表

　图7 THS12O82初始化流程图
　　THS12082与TMS320C6211B硬件连接是通过C6211B外部存储接口，配置在CE3空间，中断信号与TMS320C6211B的外部中断5相连。具体电路连接如图8所示。

　图9 USB与DSP的连接
　　本案例中CPLD的功能仿真图和时序仿真图分别如图10和图11所示。

　图11 CPLD时序仿真图
　　CPLD程序综合后的资源占用情况如表2所示。
　　表2? CPLD资源占用

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