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标题: PXI模块触发总线接口的CPLD实现 [打印本页]

作者: liyf 时间: 2012-1-16 19:14
标题: PXI模块触发总线接口的CPLD实现

　　引言
　　pxi是pci extensiON for inSTrumentation的缩写，是为了将pci总线扩展到测试仪器领域而推出的以pci计算机局部总线为基础的模块仪器结构。pxi相对于cpci系统的一个重要特点是定义了8根触发总线，这可以实现系统中各模块间的同步和通信。
pxi触发总线规范

　　pxi总线规范(pxi hardware specification)的内容根据强制性的强弱，被分为三个等级，分别是：第一级是定则，第二级是推荐，第三级是容许。根据pxi硬件规范的要求，本触发总线接口的设计实现了规范中所定义的如下定则和推荐。

　　定则1：上电复位时，pxi_trig[0:7]驱动线及驱动源必须保持为高阻状态，直到由软件配置为输入或者输出。

　　定则2：pxi_trg[7：0]的i/o缓冲器应当遵循如表1所示的直流(dc)协议。

图1? 触发总线接口的原理

　　图1所示，由n1、n2、r1、r2组成了门电路施密特触发器，其原理图如图2所示。

图2? 门电路施密特触发器的原理

　　图2所示，vi为触发器输入端，vo为输出端，vo为反相输出端口，g1、g2为两个反相器，其阈值电压vth＝0.5vdd，且电阻r1<r2，则电路状态发生转换时其正向阈值电压为vt+＝(1＋r1/r2)vth，负向阈值电压为vt-＝(1－r1/r2)vth，正向阈值电压与负向阈值电压的差就称为回差电压，即δvt=vt+－vt-=2r1/r2 vth。

　　图1中，由t1、t2、n3和n4构成输入/输出控制部分，当ioc＝1时，t1导通，t2截止，接口工作在输入状态，由别的模块送来的触发信号送入施密特触发器进行触发；当ioc＝0时，t1截止，t2导通，接口工作在输出状态，触发信号通过本接口输出送到别的模块进行触发同步。

　　图1中，由t3和t4组成了一个三态输入/输出门，当系统上电复位时，gate输入低电平，两个三态门均处于高阻态，直到复位结束，由软件控制gate信号线变为高电平，三态门导通，接口处于正常的输入/输出状态。

　　该触发总线接口可以通过对cpld器件进行编程来实现，直接使用原理图方式输入。为了满足如上所述定则2中关于i/o缓冲器直流特性的要求，这里选用5v供电电源的cpld芯片。另外，由于电阻元件在cpld中不容易实现，可以采用外接电阻的方法，这也为选择电阻参数提供了更多的自由。

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