摘 要:ADSP Tiger SHARC 101S数字处理器是美国Analog Device公司最新推出的定/浮点信号处理器,该处理器对大的信号处理任务和通信结构进行了专门的优化,能够方便实现多片 并行处理系统扩展。介绍了Tiger SHARC DSP芯片的主要特点,并用多片Tiger SHARC DSP芯片构成了一个典型的通用雷达信号处理系统,估计了系统的运算量, 讨论了DSP复位波形的要求以及与CPLD 配置芯片的关系, 说明了DSP的电源供电和功耗的计算方法。该系统具有结构灵活、可编程性好、可扩展性强的特点。
关键词:Tiger SHARC DSP;信号处理;FPGA;运算量
Application of Tiger SHARC DSP in Radar Signal Processi ng
ZHANG Xiongfei
(The 20th Institute, Electronics Science & Technology Group
Go rporation of China, Xi′an,710068,China)
Abstract:ADSP Tiger SHARC 101S digital processor is the latest highperformanc e fixed/floating point DSP by Analog Device that special optimization is ad apted to use communication structure and work in great signal procession task,w hich makes it easy to realize paratactic multiprocessors systemThe ma inly characteristic of Tiger SHARC DSP is presented in this paper,we design a t ypical and allpurpose radar signal processing system based on multiple T iger SHARC DSP chips,an emphasis on evaluation of system computational burden is put,the requirement of reset of DSP and its relation with configuration chip of CPLD are discussed,the power supply and consumption are accounted,the module has the advantages of flexible configuration,high programmable ability and expansib ility
Keywords:Tiger SHARC DSP;signal processing;FPGA;computa tional burden
数字信号处理就是用一些数学算法对数字信号进行分析、变换、综合、估值和识别。作为数字信号处理核心和标志的数字信号处理器(DSP)芯片自问世以来得到了快速的发展,广泛应用于通信系统、图形/图像处理、雷达声纳、医学信号处理等实时信号处理领域。随着人们对实时信号处理要求的不断提高和大规模集成电路技术的迅速发展,数字信号处理器也发生着日新月异的变革。美国AD公司,继16 b定点ADSP21xx和32 b浮点ADSP21xxx系列之后推出的ADSP Tiger SHARC系列处理器,是基于AD2106x的下一代高性能芯片。本文着重介绍Tig er SHARC系列中TS101S芯片的性能及结构特点,并将其应用在雷达信号处理系统设计中。
1Tiger SHARC DSP
Tiger SHARC DSP是一款高性能的静态超标量数字信号处理器,该处理器专为大的信号处理和通信任务而在结构上进行了优化。由于该处理器将非常宽的存储带宽和双运算模块结合在一起,从而建立了数字信号处理器性能的新标准。Tiger SHARC 静态超标量结构使DSP 每周期能够执行多达4 条指令、24 个16 b定点运算和6个浮点运算。该Tiger SHARC DSP 器件在3条相互独立的128 b宽度的内部数据总线中,每条可连接3个2 Mb 内部存储器 中的1个,并可提供4个字的数据、指令及I/O访问和12 GB/s的内部存储器带宽。运行在250 MHz时,ADSPTS101S 的内核指令周期为4 ns,同时可以提供20亿次 的40 b MAC运算或者500万次80 b MAC运算。
Tiger SHARC DSP器件的主要性能如下:
(1)最高运行速度为300 MHz,指令周期为3.3 ns。
(2)带有6 Mb片内SRAM,分为了3个2 Mb的存储块M0,M1和M2,每一个存储块都能够单独存储程序、数据或同时存储程序和数据。
(3)带有双运算模块,每个运算块有1个64 b ALU,1个乘法器,1个64 b移位器和1个 由32个寄存器构成的寄存器组,可执行定点和浮点的算术逻辑等通用运算。
(4)3条内部地址/数据总线,每条总线都连接到3个内部存储器块中的1个。3条总线都是128 b宽,可以在任一周期使用任一条总线传送多达4条指令或4个对齐的数据。这样TS10 1S内核可以在任一周期并行访问3个存储块,1个取指令,2个访问数据。
(5)4个链路口支持点对点的高带宽数据传送,可通过单个链接口以250 Mb/s 的速率进行 数据传输。4个链路口为处理器与处理器之间的通讯提供了一个良好的途径,总吞吐量多达 1 Gb/s。
(6)多处理器特性,当单个DSP芯片组成的系统不能满足处理要求时,TS101S通过外部口或链路口与其他TS101S相连构成多处理器系统。TS101S的外部总线支持多达8个DSP外加Host处理器的并行总线连接。在构成多处理器系统时,处理器之间无论是采用共享总线方式,还是采用链路口互连方式,都不需任何外加控制,实现无缝连接,在并行总线上可以80 0 Mb/s的速率进行数据传输。
(7)有DMA和SDRAM控制器,拥有14个DMA通道,提供了在处理器核不干预条件下的零开销数据传输,SDRAM的地址、数据引脚可以与Tiger SHARC的直接相连,另外,Tiger SHAR C提供专用的寻址空间支持SDRAM。
TS101S的主要性能指标如表1所示。