《玩转IP core》之四：踏雪寻熊---面积与速度的协调

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考TOEFL和IELTS的时候，记住了了一个英文词“dilemma”。汉语翻译呢，文艺青年叫：“进退维谷”，一般青年是：“窘境”，2B青年会说：“两难”。孟老夫子在几千年前曰：“鱼与熊掌不可兼得”，徐克大虾就在《满汉全席》里面解决了这个千年难题：“踏雪寻熊”。（附菜谱：用北极白熊的掌，和高丽参、法国白酒一起炖六个小时；去骨后用针板扎出密密麻麻的小孔，用针筒注入无色无味的低温氮气，再加入一碗鲟龙鱼汤，氮气在高温下把汤吸入熊掌，表面抹上鱼子酱，然后放入冰箱急冻。酥烂的熊掌中包含着清澈透明的鲟龙鱼汤冻，表面上是黑亮的黑海鱼子酱，银勺子舀下去，满满的颤微微亮晶晶，鱼子先在口腔里迸放，鱼冻又继而在舌尖上融化，这样当熊掌从牙齿上被切割开的时候，愉悦就无法不从心底里产生了。）
       
        可惜，我们做工程的不能这么不计成本。所以，又有一个装B的词来了“tradeoff”（记住了以后忽悠用）。具体到我们的FPGA/ASIC设计，这个“鱼”就是面积，而“熊掌”时钟频率（速度）。能不能很好的协调面积与速度的关系，是衡量一个数字逻辑设计工程师能力的一个重要标准。在本讲座的第二篇里面，会说明各种单元模块的不同面积和速度的基本解构；在第三篇中，则会通过例子，介绍如何在系统中很好综合考虑两者的关系，选择比较合适的实现解构（上面那一堆话，就是所谓tradeoff了）。
       
        先给大家讲一个故事，是我在某著名山寨手机芯片设计厂家的事情。有一次面试一位南洋某著名大学毕业的interviewee（被面试者，‘-ee’词根，表示被…者；对应主动的词根是‘-er’，所以我是interviewer，面试者。Sorry，串台了，今天不是英文课。）。当时，此人主要申请的就是数字逻辑设计工程师。所以，我提问：“请给我设计一个计数器…”。我话声未落，这位老兄就开始写了。于是乎，判语：此人顶多就在学校学过，绝对没有搞过工程。为咩呢？理由1：我没给计数器位数；理由2：我没给时钟频率。在这两个条件缺失的前提下，大罗金仙也不知道该如何设计。天地良心，我真不是故意的，是这位仁兄太心急了。后来呢？后来，此人没有应聘上。再后来，老板不叫我做面试了。因为我面的太严，招不到人的。这是我不识时务的结果，大家共勉啊。
       
        如果在座的谁有Xilinx或者Altera的集成环境，可以准备好。试验一下下，感觉更好。子曾经曰过：“学而时习之，不亦说乎？”。（由于版权问题，我没有这些软件。谁有了结果给我提供一下，设计评估出来的面积（LE数量）以及时钟频率，鄙人在此不胜感激涕零。）
       
        先来一段程序
        module adder1_LUT (a, b, c);
        %============================================
        %Module definition: LUT increaser
        %Ports:
        %           a: input number, 2 bits
        %           b: results as a + 1, 2 bits
        %           c: carry flag, 1 bit
        %History:
        %            10/08/2013:   Creation
        %============================================
        input[0:1] a;
        output[0:1] b;
        output c;
        always (a)
        begin
           case (a)
        %results depends on the value of a
              2’b00 : b <= 2’b01; c <= 1’b0;
        %a = 0, then b = 1, c = 0
              2’b01 : b <= 2’b10; c <= 1’b0;
        %a = 1, then b = 2, c = 0
              2’b10 : b <= 2’b11; c <= 1’b0;
        %a = 2, then b = 3, c = 0
              2’b11 : b <= 2’b00; c <= 1’b1;
        %a = 3, then b = 0, c = 1
        endcase
        endmodule
        顶你个肺啊，这是嘛东东啊？
        这就是一个2 bits的加1器，b是a+1，c是进位标志。“有图有真相”，本例子的卡诺图见下。
         

       

       
        这个例子很简单，但是代表了一个很极端的例子：查找表（LUT， Look Up Table）。事实上，所有的逻辑都可以用查找表实现，代价是面积奇大无比。组合逻辑如何实现，想来大家明白了。即使是带有时序的逻辑，也可以通过一个计时器加上case的方式实现，由于实际中应用不广，就不详细介绍了。
        这个例子由于位宽很小（只有2 bits），实现的面积还是可以接受的。现在软件很牛的，连卡诺图化简都不用您亲自动手了。大家只要有耐心，只要ctrl-C和ctrl-V，请试试32 bits或者64 bits的情况。那个面积用得哗哗的，很感觉败家啊。（心理说：反正不是自己的钱。面积是公司的，身体是自己的。但是，你敢全是查找表，自然有人收拾你。我们，骑驴看电视----走着瞧。）
       
        也不是说，不能用查找表来实现工程，要不我也不啰嗦这么多了（有没有版面费的）。还是那句（绝对正确却不知道如何操作的）话：看实际系统要求决定。
       
        顺便说来个广告，这个程序的风格是鄙人推荐的。具体有哪些需要注意的，我们番外篇《磨刀与砍柴----程序的风格》见。
        话分两头，我们再看看所谓的pipeline（流水线）解构，还是上面的2 bits的加1器，其结构如图。这里面，有一个假设，就是a与时钟同步的，否则会产生问题。这个后面的讲座，有具体介绍。
       
        我们可以看到，每个时钟节拍，只进行一次全加器运算，逻辑的建立时间很短，所以这个结构可以允许更高的时钟频率。但是，流水线把一个运算分解成了多个步骤，所以运算的整体建立时间一般不会提高的。
         

       

         
       
        总而言之（这个英文叫all in all），我们的设计是三个方面在拔河。这三个方面是：系统需求、面积和速度。三个力量最终的中心点，就是一个最好的设计了。可惜啊，这种“中庸”的结果很难得到的。
       
        估计大家都在等我的打油诗，好去睡觉了。这就来了。
       
        这正是：孟轲长叹做菜难，徐导妙手寻熊宴。面积速度相较能，中庸之道保平安。
         
         
        《玩转IP core》之一：我们的目标是ASIC
        摘要：具体到一个产品里面，到底是采用FPGA还是ASIC，这个问题是多方面确定的。简单说，如果产品出货量小、时间紧、生命周期短，那么FPGA比较适合；反之就建议ASIC。但是，也不是完全绝对的，就像很难说少林和武当那个更牛一样。
         
        《玩转IP core》之二：所见非所得
        摘要：Verilog语言是由Gateway设计自动化公司的工程师于1983年末创立的；VHDL语言诞生于1983年，1987年被美国国防部和IEEE确定为标准的硬件描述语言。这个古人也“古”不到哪里去。上板砖！
         
        《玩转IP core》之三：：统一行动听指挥
        摘 要：现在我们正沿着PCB数据大道，走向芯片大厦----就是大家眼前的巨大的、银色的大厦。我是本次旅行的导游，敝姓十，大叫可以叫我十导。路途之中， 为了大家不感到无聊，本人先给大家略略介绍一下，什么是数字电路的时钟。数字电路中，时钟是整个电路最重要、最特殊的信号。
         
        《玩转IP core》之四：踏雪寻熊---面积与速度的协调
        摘 要：具体到我们的FPGA/ASIC设计，这个“鱼”就是面积，而“熊掌”时钟频率（速度）。能不能很好的协调面积与速度的关系，是衡量一个数字逻辑设计 工程师能力的一个重要标准。在本讲座的第二篇里面，会说明各种单元模块的不同面积和速度的基本解构；在第三篇中，则会通过例子，介绍如何在系统中很好综合 考虑两者的关系，选择比较合适的实现解构。
         
        《玩转IP core》之五：测试向量生成
        摘要：在不考虑电源输入的前提下，在我们系统/板子上，能够不依靠其他外界输入而产生输出信号的器件有木有呢？当然有，而且必须有，那就是大名鼎鼎的晶振了，用来产生我们说过的、对以系统极端重要的系统时钟信号。
         
        《玩转IP core》之六：程咬金的三板斧--系统基本结构
       
        摘要：今天我们开始进入本讲座的第二部分：单元篇。大家将会发现，我们在基本单元设计里面，也就是三板斧：查找表、时分复用和流水线。但是，我们比程大将军稍稍高一点，我们会把这三招糅合，能产生变招。
         
        《玩转IP core》之七：一个计数器引起的思考
        摘 要：设问句：在进行一个计数器单元设计之前，我们需要什么前提条件呢？首先，需要功能描述（一个计数器嘛，不就是在不是复位“RST”的状态，每来一个时 钟内部/输出加一吗？还描述什么啊？磨洋工吧？----“非也，非也”，这个还是要描述一下。至少我们需要知道一下计数器的内部位数吧？也就是，计数器加 到多大回到0。）另外，就象我们在前面“菜谱”那一讲里面说过的，需要了解系统需要的时钟频率。
         
        《玩转IP core》之八：小学一年级水平，加法器的结构
        摘要：工程设计里面有一个原则：从简单做起。这里面还有一个小故事，今天就不讲了。现在，我们先瞧瞧最简单的一个比特位宽的加法器：半/全加器。全加器的输入为三个一比特的信号a0、a1，还有低位的进位c0；输出也是两个一比特的信号：结果s和进位位c1。
         
        《玩转IP core》之九：小学二年级水平，乘法器的结构
        摘要：大伙儿已经通过两次讲座，了解了计数器和加法器大体结构。大家不难发 现，同样的一种功能，可能由于需要、工作频率和代价的不同要求，存在若干种不同的结 构。这些结构如何选择，实际上是一个艰难的选择。这些选择，很多时候都是靠一个工程师的经验（我们老年人也就靠这个混口饭吃了。要不就被“长江后浪推前 浪，前浪死在沙滩上”了）。
         
        《玩转IP core》之十：除法器的结构
        摘要：如果各位在加法器和乘法器里面可以欣赏到了变化多端的话，那么在下不得不很遗憾的通知诸位：除法器里面大家只能看到“自古华山一条路”。不是 我保守，是除法这个东西的本性。用《数学分析》里的说法，加法和乘法都是线性运算满足交换律的，除法是非线性运算不满足交换律的。这是数学上的根子，可以 用来唬人。
         
        《玩转IP core》之十一：非线性求值的孤独九剑,CORDIC方法
       
        摘要：现在来个“师夷长技以制夷”，给大家画画CORDIC的流水线（因为是小数运算，假设实数“1”为十六进制的全1，实数值就可以折算了。这是普遍的技巧，不详述。）。还有一个小技巧就是由于每步的放大作用，公式里预先收缩了一把。
         
        《玩转IP core》之十二：电路串串香，D触发器链  
        摘要：今个儿寡人给大家讲点有“理论”的：CRC校验（循环冗余校验 码，Cyclic Redundancy Check）和编码器。CRC校验的目的就是看接收的一串比特和原来发射的是不是一致，有没有接收误码。CRC在编码界的春典，就是“gCRC16(D) = [D16 + D12 + D5 + 1]”和“1 0001 0000 0001 0001”。给大家一个口诀：“延时触发串一串，遇到一字砍一段。输入牵来异或算，输出导出入口看。”
         
        《玩转IP core》之十三：简直的层层叠，FIR滤波器的串联实现
       
        摘要：今天我们继续信号处理的行程，给大家介绍FIR滤波的串行实现。却说“请介绍FIR滤波器和IIR滤波器的差别”，这可是一道非常典型的面试题。这道题目类似于《哈利波特》里面那个“分院帽”的作用，当然这个题目里面没有宝剑。
         
        《玩转IP core》之十四：我的地盘我做主，锁相与分频
        摘要：在做设计的时候，谁都希望片子的输入时钟是稳定的、可靠 的，并且和我们系统的采样频率是一致的。这是最理想状态。可惜啊，希望是丰满的，现实是骨感的。很 多时候，情况并没有这么理想。这种时候，就需要我们自己调节系统时钟，达到系统工作的目的了。不是大伙儿“无知者无畏”，是不得不为啊。实际上，在很多通 讯系统中，对于系统时钟的调节都是不可避免的。
         
        《玩转IP core》之十五：国球与其它，输入输出介绍
        摘要：我们现在正式为《第三篇：系统篇》剪彩（哗哗哗，掌声响起来，我心更明白…）。在这一部分里面，会在更高的层次上，分析设计问题。大伙儿不仅 仅能看到《单元篇》里面的各个部件的应用，而且会发现系统绝对不是单元的简单的搭积木。在整个讲座里面，“变化”是永远的主题。
         
        《玩转IP core》之十六：来个批发价，多路数字中频系统设计
        摘要：数字中频主要分两种类型：数字上变频（DUC）和数字下变频（DDC），它们的主要功能是相反，但原理和实现的方法是十分相似。由于FIR滤波器里面讲的是下采样的例子，这里也就以数字下变频作为例子，这样匹配。
         
        《玩转IP core》之十七：看客做饭，CDMA接收机的同步
        摘要：这一讲里面会介绍CDMA系统的同步部分，这不是重点。关键是，大伙儿会看到同样的算法，在终端和基站侧由于系统用户数目不同，会有不同实现。这是给大家的一个启示：不能因循守旧，要与时俱进。
         
        《玩转IP core》之十八：磨刀不误砍柴工，程序的风格
        摘要：“代码风格和规则”这个问题，很多人看来不是十分重要。但是，我问问大伙儿几个现象，看看是否遇到过？过了三个 月，读不懂自己的程序的，有木有？看别人代 码，赶脚不如自己重写的，有木有？做C代码的，竟然能看懂你的程序的，有木有？调试的时候，感觉是老虎吃天----无从下口，有木有？如果有，以老衲的经 验，多多少少和“代码风格和规则”有些瓜葛。
         
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