时域反射仪的硬件设计与实现----关键电路设计(一)

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3.1低压窄脉冲源设计
          脉冲信号源的整体设计包括脉冲信号的产生模块设计、脉冲信号等效延时模块设计，脉冲信号放大、发送模块的设计。
       
        3.1.1脉冲信号产生
          脉冲的宽度通过计数器的方式来进行控制，一个上升沿启动一个D触发器产生一个从低到高的电平变化，该电平变化作为脉冲的上升沿，同时用该高电平启动一个计数器计数，计数时钟的周期为Δt。计数值输出端作为一个比较器的一个输入，比较器的另一个输入端被预置一个计数次数N，N的大小决定脉冲宽度，当计数器的输出与N值相同时，比较器输出一个状态信号将D触发器清零，此时一个脉宽为N*Δt的脉冲信号已经产生。如图4一1所示。
           
          从脉冲产生电路可知，POSEDGE信号通过D触发器产生脉冲信号的前沿，同时该前沿使能一个8位宽度的二进制计数器，计数器的输出与预设宽度数值做比 较，当达到预设宽度时，比较器输出端产生的上升沿信号触发另一个D触发器产生一个高电平信号（脉冲状态信号），该高电平信号将前面的D触发器清零，即输出 了脉冲信号的下降沿。PULs一ST是一个复位信号，高电平有效，即在产生脉冲以后需要将计数器和状态信号清掉，以便为下次脉冲产生做准备。可以看到，复位信号必须要和第2个D触发器的输出端进行相与后才能工作，也就是说复位信号必须在脉冲完成之后才有效。
       
       
         
       
        从上面两个仿真图可以观察出，产生出来的脉冲宽度都超过了设定值，产生了误差，可以看到误差，主要是因为在POSEDGE信号上升沿时，计数脉冲信号过了半个周期才到，因此该误差刚好为半个周期计数脉冲的时间，即为2.5ns，该误差就是我们常说的±1误差。在实际测量中，脉冲信号的前沿是最关心的部分，因此宽度的不准确性对于测量不会造成影响。
       
        3.1.2脉冲信号延时
          前面已经讨论过，在时基为100ns/div时，刚好达到ADC的最大采样极限（250MsPs），当时基进入更快档位时，如果要进行正常的显示就需要更多的数据。通过两种办法可以实现：软件插值和等效采样。采用软件插值的方式会导致脉冲信号沿失真，影响测量准确度，在这里采用顺序时间等效采样，即将采样信号与脉冲信号做相对延时，相对延时的时间△t越小，等效采样率越大，经过多次采样后，得到显示所需要的数据。为了保证波形刷新率，等效采样率随时基可变，即时基不同时，相对延时的时间△t也不同。与此同时，在进行顺序等效的时候，时基越小，需要的等效延时的次数越多，即显示单次波形需要采样的次数越多。
       
        表4一1给出了在不同时基情况下的相对延时的时间△t、采样次数和等效采样率。
         
       
         
        3.1.2.1脉冲延时原理
          FPGA内部的PLL资源具有时钟信号的相位偏移的功能，假如PLL的输入为250M的时钟信号，通过180度的相移后，输出时钟信号被反相，相当于将时钟信号向前或向后移动了2ns，如果脉冲信号的上升沿和PLL的输入时钟信号的相对位置不变，则分别利用变换前后的时钟信号作为采样时钟，采样率即被等效成了500MSPS.同理如果通过步进为72度的相移后，可以达到1.25G的等效采样率。
       
        其它几种情况也可以推算出来。实际上，FPGA内部的锁相环资源很有限，只有两个PLL，并且PLL控制器内部时钟相位移位是一次设定成功的，即具有一次性的功能如果要修改，就必须从新编译、下载，因此不能通过PLL来实现延时的控制。经过多次实验和论证，采用了一种类似游标卡尺的方法实现了步进延时的作用。
       
        游标卡尺是由毫米分度值的主尺和一段能滑动的游标副尺构成，它能够把mm位下一位的估读数较准确地读出来，因而具有非常高的测量准确度，目前其读数准确度有0.1mm、0.05mm和0.02mm三种。以0.02mm的测量准确度为例，游标副尺上有50个分格，它和主尺上的49个分格的总长度相等，一般主尺上每一分格的长度为1mm，游标上每一个分格的长度为0.98mm，则有50*0.98＝49，主尺上每一分格与游标上每一分格的差值为1/50（mm）。当游标尺的零刻线与主尺上的零刻线对齐时，此时只有游标尺上的第50条刻线与主尺上的第49条对齐，其它均不对齐。主尺和游标尺上对应的一等份差值（0.02mm），是游标卡尺的最小读数，即游标卡尺的分度值叫精确度，它体现了测量的准确程度，游标卡尺正是利用主尺和游标尺上每一小格之差，来达到提高精确度的目的，这种方法叫示差法。
       
        游标卡尺上的刻度都是等间隔的刻度，与数字信号里面的时钟信号非常相似，可以把两个周期时钟信号当作游标卡尺的刻度来使用。由于在时域反射测量模式下，最大等效采样为5GSPS，即最小步进为0.2ns，因此将0.2ns定义为这两个时钟信号的周期差。如果以250M的时钟信号作为主尺刻度，则游标时钟信号的周期为4ns﹣0.2ns=3.8ns，对应大约263M的时钟信号。这样每隔20个4ns的周期就会对应大约21个3.8ns的周期信号。由于263M的时钟信号必须通过PLL来实现，而PLL又要实现250M的信号，且263M的时钟信号通过单个PLL的内部锁相功能基本无法实现，且在FPGA内部运行250M以上的信号，计数上容易产生错误。
       
        经过多次实验，将50M的时钟信号作为主尺，则游标的周期为19.8ns，对应了约为50.5M的时钟信号，用这两个时钟信号做比较非常合适。因为50M的时钟信号和250M的时钟信号成倍数关系，所以50M的时钟信号的前沿相对于25OM的时钟信号基本上是不变的。如果做与50M的时钟信号的相对延时，实际上也就是与250M时钟信号的相对延时。
       
        3.1.2.2脉冲延时实现
          为了实现最小0.2ns的时间延时，理论上应该将采样点相后移动0.2ns的间隔，前面已经讨论过该方法基本行不通。我们知道，移位是相对的，即被采样信号位置不变，而将采样时钟向后移动，与将被采样信号向前移动，而采样时钟保持不变，这两种方法在结果上都是一样的。50M的时钟信号和50.5M的时钟信号。两者周期相差0.2ns左右，由于50M的周期为20ns，即有20ns*99=19.8ns*100，表示这两个时钟信号每隔1.980us上升沿对齐一次，对齐之后，每经过一个小的时钟以后，50.5M的时钟信号上升沿比对应的50M的时钟信号上升沿向前移动0.2ns，依此类推，经过N个时钟以后，50.5M的时钟信号上升沿比对应50M的时钟信号上升沿向前移动0.2ns*N的距离。如图4一4所示。
         
       
         
        从图4.4可以看出，如果将50M的时钟信号作为采样时钟，将50.5M的时钟信号作为被采样信号，由于被采样信号的重复性，将依次采集到的点数做顺序拼合，则相当于对被采样信号进行间隔为0.2ns的采样。在此种情况之下所用的采样率为50M，而SOM的时钟信号与250M的时钟信号成倍数关系，如果利用250M的时钟用做采样时钟的话，则经过连续20次的采样后，将采集到的数据依次进行拼合后，达到了SG的等效采样率，刚好对应了屏幕上sns的时基。同理可以利用上面的方法，依次在1、3、5……17、19这10个脉冲处产生被采样信号，即可实现0.4ns的采样间隔，在10ns/div时基下达到2.5GSPS的等效采样。
       
        为了完成顺序延时的目的，必须确定50M和50.5M的时钟信号在什么时候才能同相对齐，通过图今4可以看到，当两时钟信号对齐以后，根据两者的周期差的原理，50M的时钟信号的1号位置的上升沿必定对应了50.5M时钟信号的高电平，而在同相对齐之前的一个时钟，即50M时钟信号的98号位置的上升沿必定对应50.5M时钟信号的低电平。根据这一推理，可以利用D触发器的原理，将50M时钟信号作为触发时钟信号，将50.5M时钟信号作为被触发信号，则当两时钟信号刚好达到同相对齐时，D触发器的输出端从低电平变成高电平；当两时钟信号刚好达到反相对齐时，D触发器的输出端则从高电平变成低电平。D触发器输出呈周期变化，周期T=20ns*99=1.980us，约为50OKHz的周期信号。该设计方法形同一个振荡电路，两时钟信号是振荡源。OSC_OUT作为振荡输出信号，上升沿表示同相对齐，下降沿表示反相对齐。设计结构和时序仿真结果如图4-5和4-6所示。
         
       
         
        从图4一6可以看到，振荡输出信号的周期为1.9781us，与前面计算结果基本保持一致
       
        确定两个时钟信号的同相对齐点后，即可以实现步进延时的目的。由图4-4己知，要实现0.2ns的延时，就可以在对齐之后，通过对50.5M时钟信号进行计数，计数值为N，即被延时了0.2*N的时间间隔。为此可将图4-5中的D触发器的输出端作为计数器的使能控制信号，当D触发器的输出端由低电平向高电平变化时，计数器开始对50.5M的时钟信号计数，计数输出结果与预设次数做比较，当相等时，则表示达到预设的延时效果，此时比较器的输出状态即可被认为是输出脉冲信号的上升沿。脉冲延时控制电路如图4一7所示。
         
       
         
        在图4-7中，比较器的输出端POSEDGE对应了图4-1脉冲产生电路中的D触发器的输入信号，从D触发器输出端即可产生时域反射测量所需的脉冲信号。图4-8、4-9给出了脉冲延时控制电路产生的0.2ns和2ns延时情况下的仿真时序图。
         
       
           
         
         
        从图4-8中可以看到，当设定延时DELAY_NUM为1时，50M的时钟信号与250M的时钟信号对齐，而50.5M的时钟信号和比较器的输出端POSEDGE对齐，25OM时钟信号的上升沿与POSEDGE的上升沿相差0.2ns的间隔（虚线间隔为1ns）。在图4-9中，当设定延时DELAY_NUM为10时，50M的时钟信号与25OM的时钟信号对齐，50.5M的时钟信号和比较器的输出端POSEDGE对齐，25OM时钟信号的上升沿与POSEDGE的上升沿相差2ns的间隔。因此通过软件修改DELAY_NUM的大小，就可以产生不同的延时的脉冲信号。
       
        在表4-1中已经介绍过，在不同时基情况下，延时时间△t各不相同，最小延时间隔为0.2ns（5ns/div），最大延时间隔为2ns（50ns/div），因此随着时基的变化，延时间隔和采样次数都相应会不同。表4-2给出了在不同时基下延时间隔的设定。
         
       
         
        3.1.3脉冲信号放大和分离
          3.1.3.1脉冲信号放大
          从FPGA的I/O口送出的脉冲信号，如果直接送到被测电缆上，测量效果必定会很差，首先因为FPGA的I/O引脚输出电流不大，导致驱动能力（带载）不足，同时由于FPGA的供电电压为+3.3V，则使I/O口的输出脉冲幅度最大只有+3.3V，如此小的电压幅度以及低的带载能力，被送到电缆后，由于电缆损耗的原因，观测到的反射脉冲幅度可能会很小，影响测量准确度。为了改善以上不足之处，就必须对脉冲信号进行放大处理，以增强脉冲信号的带负载能力，同时提高脉冲信号输出幅度。
       
        对脉冲信号的放大必须要保证脉冲信号的完整性，不能将脉冲信号放大后，输出的脉冲信号与输入信号相比发生了较大的失真，比如上升沿特性变差等。为此本设计选用了TI公司宽带高速运放OPA691，该运放具有以下优良特性：
           

       

•                 灵活的电源供电范围：﹢5V~+12V（单电源）、±2.5V~±6V（双电源）。        
  
•                 单位增益下的带宽（Bandwidth）为：280MHz（G=l）        
  
•                 高输出电流：190mA        
  
•                 输出电压范围：±4.0V        
  
•                 高压摆率（slew rate）：2100V/us        
  
•                 低电源电流：5.lmA        
  
•                 关断模式下电流：150uA
  

           
          利用OPA691设计的脉冲信号放大电路如图4一10所示。
         
       
         
        从电路图中可以看到，对脉冲信号的放大并不是采用常规放大器电路中所采用的，利用反馈电阻与前置电阻的倍数关系来设定放大增益（Gain），而是直接通过类似比较器的原理。因为正向输入端的信号外矩形脉冲信号，上升沿比较陡，即从低到高变化的时间很短，如果将放大器的反相输入端设定成一个固定电平，比如+5V，则当正向输入端的信号幅度小于+5V时，放大器的输出端输出低电平信号；当正向输入端的信号幅度大于+0.5V时，放大器的输出端输出高电平信号。
       
        由于本系统要求的脉冲幅度不能太小，而采用单电源供电的话，最大输出幅度也不会超过+4V，所以采用了±5V的供电方案，这样根据器件特性，从放大器的输出端输出的脉冲信号幅度在士4左右，即低电平时为－4V，高电平时为+4V.利用TEK的100M示波器进行实际测量，当产生脉宽为500ns的脉冲信号时，输入脉冲信号幅度在3.2V左右，经过放大器放大以后，输出脉冲从-4V到+4V跳变，即幅度保持在SV左右，满足设计要求。
       
        在放大电路中，放大器的使能信号EN，可以用来控制放大器的工作。如果在示波器模式下，放大器被禁止工作，EN引脚被拉低；当进入了时域反射测量模式下，放大器就必须开始工作，EN引脚必须置高。放大器的使能引脚的使能电压要求最小在+3.3V以上，关断电压不超过+l.8V.FPGA的I/O为LVTTL电平信号，输出最高电压只在3.3V，并不能直接去驱动EN引脚，因此必须做电平转换。经过使能信号在FPGA内部做一次反输出后，利用普通三极管再做一次电平变换，即完成了对放大器的控制。
       
        3.1.3.2脉冲信号分离
          脉冲测量信号产生以后，就可以用作电缆测试。脉冲信号的送出也比较关键，它涉及到对脉冲信号反射波的测量。考虑到本设计对于时域反射的测量是利用双通道来实现的，因此必定需要对脉冲信号的分离。在微波扫频测量中，最常用的信号分离器件是：定向祸合器、驻波比电桥和功率分配器[24].宽频带高方向性定向祸合器是微波扫频测量系统中传统使用的信号分离器，近年来也出现了宽带驻波比电桥在扫频测量中显示了很大的优越性，而宽带功率分配器用于扫频衰减测量也有不少优点，得到了日益广泛的应用。
       
        宽带高方向性定向祸合器是微波技术应用中最广泛的元件之一，其种类很多，设计各异，图4-11介绍了一种利用高频变压器祸合的平衡电路[25l，其原理也类似一个定向耦合器。
         
       
         
        当脉冲信号施加到变压器Tl上以后，此时脉冲通过脉冲变压器Tl的原边Ll在其副边L2、L3上产生大小相同极性相反的电压脉冲，分别加到被测线路和内部阻抗平衡电路。如内部平衡电路阻抗与被测电路波阻抗相近，则在发射脉冲的作用下，在L4、L5上产生一个大小相近，极性相反的电流信号，L6收到的信号极弱，达到了压缩发射脉冲的目的。而当线路上反射脉冲到来时，在L3与L5上产生的电压大小相等，方向相反，回路电压代数和为O，内部平衡电路不起作用，反射脉冲电压通过T2的线圈以全部变换到L6上，加到信号接收电路。该方法将发射信号抵消掉，而保留了反射信号。
       
        驻波比电桥利用的是电阻惠斯顿电桥技术，在驻波测量中它能完成与定向耦合器相同的功能。因为它本身就是一个反射计，有方向性，故又称反射计电桥或定向电桥，其基本电路如图4-12所示。与平衡电桥的情况相反，现在采用的是失衡电桥，由失衡输出的大小来确定驻波比。
         
       
         
        宽带电阻功率分配器有两种基本形式：两电阻分配器和三电阻分配器，他们都是在传输线内串联纯电阻构成的，如图4-13所示。在扫频衰减测量中，经常采用两电阻宽带功率分配器作为信号分离器，其特点是频带极宽，等效输出驻波比小，
         
       
         
        而在一般等分功率时采用三电阻分配器更好。
       
        采用高频变压器祸合主要是便于发射的平衡处理，另外可以起到电气绝缘保护的目的。但采用高频变压器祸合方式对高频磁环要求很高，同时脉冲馈送效率比较低，典型的变压器平衡方式将会有一半的能量消耗在平衡电路上。本设计的脉冲信号幅度最大也只有8V，如果经过祸合以后，幅度必定会受到影响，同时该高频变压器祸合器在设计和结构上并不容易实现。采用驻波比电桥的方式，主要是为了测量反射系数，对于确定反射脉冲什么时候反射回发射端没有任何意义。
       
        本设计中采用了交流藕合、继电器开关控制的功率分配方式，其结构与驻波比电桥相类似，但是测量方式和测量内容明显不同。电路结构如图4-14所示。
         
       
         
        因为时域反射仪是嵌入在示波器功能之上的，在示波器模式下，要求时域反射部分电路不能干扰到示波器电路的正常测量，因此必须由开关将这两部分电路分离开。在这里采用的是干簧管（磁继电器）作为开关器件，具有很高的耐压特性。开关触点在开路状态下的击穿电压最小为250V（直流），控制端与信号传输基本保持绝缘的状态，两者之间的击穿电压最小为l000V（直流），因此完全不
       
        影响脉冲信号的发送。三电阻主要起到平衡和阻抗匹配的作用，使输出阻抗保持在50Ω左右；两个电容起到隔直通交的作用，可将脉冲信号中直流成分去除，使脉冲信号保持在0电平之上。