基于FPGA低成本数字芯片自动测试仪的完整方案

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项目背景及可行性分析
        项目名称：基于FPGA低成本数字芯片自动测试仪的研发
         
        研究目的：应用VertexⅡ Pro 开发板系统实现对Flash存储器的功能测试。
         
        研究背景：
        随着电路复杂程度的提高和尺寸的日益缩减，测试已经成为迫切需要解决的问题，特别是进入深亚微米以及高级成度的发展阶段以来，通过集成各种IP核，系统级芯片（SoC）的功能更加强大，同时也带来了一系列的设计和测试问题。
         
        测试是VLSI设计中费用最高、难度最大的一个环节。这主要是基于以下几个原因：
         
        1、目前的IC测试都是通过ATE（自动测试仪）测试平台对芯片施加测试的。由于ATE的价格昂贵（通常都是几百万美元每台），因此测试成本一直居高不下，这就是导致测试费用高的最主要原因。
         
        2、随着VLSI器件的时钟频率呈指数增长，在这种情况下，高频率、高速度测试的费用也相应的提高。
         
        3、VLSI器件中晶体管的集成度越来越高，使得芯片内部模块变得更加难测，测试的复杂度越来越大，这又提高了测试成本。
         
        本次研究希望能够利用FPGA部分实现ATE的测试功能，这样就可以在某种程度上大幅度降低测试成本，同时有能够满足测试的要求。
         
        功能特点：
        完整的测试结构，较完善的测试功能。
         
        使用March C的优化算法，测试时间较短。
         
        能够覆盖Flash存储器的大部分故障。
         
        研究创新点：
        1、低成本、高性价比；
         
        2、具有开放架构;
         
        3、体积小、便携.
         
        项目实施方案
        1 Flash存储器的故障类型：
         
        1）固定型故障（SAF故障）：存储单元恒定的存储1或0的功能型故障。
         
        < 2）变迁故障：存储单元不能从0状态变迁到1状态（&uarr;）或者不能从1状态变迁到0状态（&darr;）的故障。
         
        3）耦合故障（CF故障）：一个存储单元的值可能因为其他存储单元状态的改变而变化的故障。其形成的原因有短接或寄生效应。
         
        耦合故障有三种形式：反相、同势、桥接/状态。
         
        反相（CFins）：一个存储单元的状态变化引起其他单元值变反的现象。
         
        同势（CFids）：一个存储单元的状态变化引起其他单元的值为一特定的逻辑值（0或1）的现象。
         
        桥接和状态（SCF）：一个存储单元的确定状态导致另一个存储单元处于特定状态的现象。
         
        4）数据维持失效（DRF）：存储单元经过一段时间后无法维持自己的逻辑值的故障，这种失效一般是由上拉电阻断开引起的。
         
        以上四种故障模型是所有存储器都可能存在的失效模型。
         
        另外，Flash还有以下几种失效模型。
         
        5）栅极编程干扰（GPD）和栅极擦除干扰（GED）：对一个存储单元的编程或擦除操作引起同一字线上的另外单元发生错误的编程或擦除操作。
         
        6）漏极编程干扰（DPD）和漏极擦除干扰（DED）：对一个存储单元的编程或擦除操作引起同一位线上的另外单元发生错误的编程或擦除操作。
         
        7）过度擦除（OE）：对存储器的过度擦除将会导致对该存储单元的下一次编程不起作用，从而无法得到正确的操作结果。
         
        8）读干扰（RD）：对一个存储单元的读操作引起对该单元的错误编程。
         
        以上的故障都属于阵列故障，还存在周边电路故障。
         
        9）地址译码失效（ADF）；特定的地址无法存取对应存储单元，或多个单元同时被存取，或特定的存储单元可以被多个地址存取。
         
        2 March C 算法：
        < 基于以上列出的Flash 存储器的故障模型，需要选择覆盖率高，效率高的测试算法对其进行测试验证。
         
        本次研究采用March C算法来实现。其表示为：
         
        {&darr;&uarr;（w0）;&uarr;(r0,w1,);&uarr;(r1,w0);
        &darr;(r0,w1); &darr;(r1,w0); &darr;&uarr;(w0)}
         
        其中，符号意义如下：
         
        &uarr;表示地址升序
         
        &darr;表示地址降序
         
        &darr;&uarr;表示地址升序或或降序均可
         
        w0写0操作
         
        w1写1操作
         
        r0读0操作，期望值为0
         
        r1读1操作，期望值为1
         
        March C算法是运行时间为10N，其中N表示存储器的存储容量。
         
        其故障覆盖率可达到90%以上。
         
        另外，研究过程中将对March算法进行优化。
         
        3 硬件电路
         
            
         
        2.需要的开发平台
        因为需要PowerPC进行处理，所以选择高级板-Virtex-2 Pro（内置2个PowerPC,SDRAM, Ethernet,CF,SATA,音频Codec）
         
        需要的基本功能：内部PowerPC处理器 、 SRAM  Flash 、 USB1.1/2.0、  RS-232、  LCD显示  
         
        需要的其它资源
        1.FPGA与DUT接口、DUT模块设计
         
        2.测试设备
        PC机、万用表、示波器等
         
        3.方针、开发工具
        ISE、EDK、CAD等。