视频解码器ADV7181B：硬件和软件设计要点

admin

引言
        模拟器件公司(ADI)的ADV7181B解码器最初被设计用来支持标准清晰度复合、S-视频、分量视频输入接口格式。它也支持所有的PAL、SECAM和NTSC 格式。这一组件不支持具有快速消隐的欧州SCARTRGB标准。欧洲SCARTRGB需要对RGB和CVBS输入同时进行数字化，以处理来自任意一个输入的数据，这取决于已经被施加的快速消隐信号的电平。 快速消隐被用作控制信号，这些信号用于以逐个像素为基础的交换处理。在这种模式中，同步信息始终CVBS输入提取。这种形式的RGB支持被称为动态快速消隐。当需要SD RGB支持的时候，并且不需要逐个像素进行交换，这被称为静态快速消隐。ADV7181B可被配置为支持标准清晰度RGB输入模式，该模式具有静态快速消隐。
硬件配置
        图1所示为一建议硬件配置。红色建议输入为AIN3 (Pin 46)、绿色建议输入为AIN1 (Pin 35) 、蓝色建议输入为AIN5 (Pin 48)。脚本配置采用手工混合把这些输入送到相应ADC；可选的输入配置也是可行的，但在这里并不建议采用它，而在色彩空间转换功能块中随后的处理路径也需要重新配置。同步需要从同步CVBS输入中提取。切记CVBS输入极有可能含有色彩脉冲和有效视频数据。在这种情况下， 唯一的要求是数据的同步提取；CVBS信号的某些方面如果出现在同步限幅器(slicer)中，可能造成错误或不正确的提取。

图1 硬件配置

        特别是扩展到消隐电平以下的色彩脉冲信息会造成一些问题。基于这一点原因，建议插入低通滤波器来削弱色彩脉冲，以及任何其它可能造成同步提取问题的有效视频元素。图2所示为滤波器操作的一个图示。在100 kHz具有3 dB点的基本单阶滤波器应当足以实现这一功能。被过滤的CVBS输入借助Pin 50 (在数据表中显示的是没有连接)被反馈到内部同步限幅器。来自解码器的输出数据可在具有嵌入式和/或外部同步8比特16比特输出格式中获得。在一些情况下，同步信息以绿色通道表示；在这些情况下，可执行如图3所示的配置。

图2 滤波器使用

图3

内部处理
        手工混合把输入RGB信号发送到各个ADC，然后再发送到特定RGB处理模块。用户控制允许单独调节增益和偏置。这一模块包括一个可编程色域转换器，在这一转换器中RGB输入被转换到YPrPb格式，并且随后又被转换到后端输出格式程序。具有同步的已滤波的CVBS输入能通过特定RGB模式同步限幅器模块进行处理。同步输入在下降沿被取样；调节可以在限幅电平上，但对于归一化无噪声输入，这不应当成为一个必要条件。图4略述了限幅电平调整控制。

图4

软件配置
        本节提供了固定功能控制脚本的实例。所提供的所有的数值均是十六进制的。第一个数值是器件ID，在这一情况下0x42针对解码器。下一个数值表示解码器内的子地址，最后，这一数值被编程；写入顺序必须按如下执行。
Sample Script
ADV7181B SCART RGB 8-bit 422 out (625i) using 28.6363 MHz Xtal
42 01 88; Disable HS PLL, providing faster response for high quality timebase inputs
42 05 00; Enable the special SD RGB processing block
42 06 0F; Set the input standard for 625i with 2× input oversampling
42 1D 40; Enable 28 MHz crystal
42 0F 40; TRAQ (reset the internal timing blocks)
42 31 02; Clear NEWAV_MODE, SAV/EAV to suit ADV video encoders (only required when back-to-back with encoder)
42 3A 10; Set latch clock (optimized ADC latch clock setting for special mode)
42 3D C3; MWE enable manual window (allow manual control of the blank and burst sample windows)
42 3F E4; BGB to 36 (adjust the sampling window for blank and burst)
42 52 00; Enable the special mode color space converter
42 53 00; Convert from SD RGB to SD YPrPb
42 54 07; Convert from SD RGB to SD YPrPb
42 55 0C; Convert from SD RGB to SD YPrPb
42 56 94; Convert from SD RGB to SD YPrPb
42 57 89; Convert from SD RGB to SD YPrPb
42 58 48; Convert from SD RGB to SD YPrPb
42 59 08; Convert from SD RGB to SD YPrPb
42 5A 00; Convert from SD RGB to SD YPrPb
42 5B 7A; Convert from SD RGB to SD YPrPb
42 5C E1; Convert from SD RGB to SD YPrPb
42 5D 00; Convert from SD RGB to SD YPrPb
42 5E 19; Convert from SD RGB to SD YPrPb
42 5F 48; Convert from SD RGB to SD YPrPb
42 60 08; Convert from SD RGB to SD YPrPb
42 61 00; Convert from SD RGB to SD YPrPb
42 62 20; Convert from SD RGB to SD YPrPb
42 63 03; Convert from SD RGB to SD YPrPb
42 64 A9; Convert from SD RGB to SD YPrPb
42 65 1A; Convert from SD RGB to SD YPrPb
42 66 B8; Convert from SD RGB to SD YPrPb
42 67 03; Convert from SD RGB to SD YPrPb
42 68 00; Convert from SD RGB to SD YPrPb
42 6A 80; Enable 27 MHz LLC output
42 6B C3; Select the 8-bit YPrPb from the special mode output formatter
42 73 D0; Manual gain control
42 74 B4; GAIN setting
42 7B 06; Special mode write to ensure 656 compliant SAV/EAV codes
42 C3 C9; Mux AIN1 to ADC0; mux AIN3 to ADC1
42 C4 8D; Set adc_sw_man_en to 1, mux AIN5 to ADC2
42 85 1A; Enable the sync input mode on Pin 50
42 86 02; Enable the internal special mode sync slicer block
42 B3 FE; SCART RGB write
42 C9 0C; Enable DDR Mode, enable DDR_I2C_RC_First (writing this sequence ensures a 27 MHz output clock)
42 0E 80; Enable design block tweak mode
42 58 ED; Internal timing optimization, not user adjustable
42 90 C9; Internal timing optimization, not user adjustable
42 91 40; internal timing optimization, not user adjustable
42 92 3C; Internal timing optimization, not user adjustable
42 93 CA; Internal timing optimization, not user adjustable
42 94 D5; Internal timing optimization, not user adjustable
42 CF 7C; Internal timing optimization, not user adjustable
42 D0 4E; Internal timing optimization, not user adjustable
42 D6 DD; Internal timing optimization, not user adjustable
42 E5 51; Internal timing optimization, not user adjustable
42 0E 00; Close design block