Verilog HDL基础之：Verilog HDL语言简介

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        Verilog HDL的历史和进展

        1．什么是Verilog HDL

          Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。它允许设计者用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言之一。
           
        2．Verilog HDL的历史

          Verilog HDL是在1983年由GDA（GateWay Design Automation）公司的Phil Moorby首创的。Phil Moorby后来成为Verilog-XL的主要设计者和Cadence公司（Cadence Design System）的第一个合伙人。
           
          在1984年～1985年，Moorby设计出了第一个关于Verilog-XL的仿真器，1986年，他对Verilog HDL的发展又做出了另一个巨大贡献：即提出了用于快速门级仿真的XL算法。
           
          随着Verilog-XL算法的成功，Verilog HDL语言得到迅速发展。1989年，Cadence公司收购了GDA公司，Verilog HDL语言成为Cadence公司的私有财产。1990年，Cadence公司决定公开Verilog HDL语言，于是成立了OVI（Open Verilog International）组织来负责Verilog HDL语言的发展。
           
        3．Verilog HDL的进展

          基于Verilog HDL的优越性，IEEE于1995年制定了Verilog HDL的IEEE标准，即Verilog HDL1364-1995。其后，又在2001年发布了Verilog HDL1364-2001标准。
           
          据有关文献报道，目前在美国使用Verilog HDL进行设计的工程师大约有60000人，全美国有200多所大学教授用Verilog硬件描述语言的设计方法。在我国台湾地区几乎所有著名大学的电子和计算机工程系都讲授Verilog有关的课程。
           
        VHDL和Verilog HDL语言对比

          Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言，并且都已成为IEEE标准。VHDL是在1987年成为IEEE标准，Verilog HDL则在1995年才正式成为IEEE标准。
           
          之所以VHDL比Verilog HDL早成为IEEE标准，这是因为VHDL是美国军方组织开发的，而Verilog HDL 则是从一个普通的民间公司的私有财产转化而来。
           
          VHDL其英文全名为VHSIC Hardware Description Language，而VHSIC则是Very High Speed Integrated Circuit的缩写，意为甚高速集成电路，故VHDL其准确的中文译名为甚高速集成电路的硬件描述语言。
           
        1．共同点

          Verilog HDL和VHDL作为描述硬件电路设计的语言，其共同的特点在于。

       

•                 能形式化地抽象表示电路的结构和行为。        
  
•                 支持逻辑设计中层次与领域的描述。        
  
•                 可借用高级语言的精巧结构来简化电路的描述。        
  
•                 具有电路仿真与验证机制以保证设计的正确性。        
  
•                 支持电路描述由高层到低层的综合转换。        
  
•                 硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）。        
  
•                 便于文档管理，易于理解和设计重用。
  

           
        2．不同点

          但是Verilog HDL和VHDL又各有其自己的特点。
          由于Verilog HDL早在1983年就已推出，因而Verilog HDL拥有更广泛的设计群体，成熟的资源也远比VHDL丰富。
           
          与VHDL相比，Verilog HDL的最大优点是：它是一种非常容易掌握的硬件描述语言，只要有C语言的编程基础，通过二十学时的学习，再加上一段时间的实际操作，可在二～三个月内掌握这种设计技术。
           
          而掌握VHDL设计技术就比较困难。这是因为VHDL不很直观，需要有Ada编程基础。
          目前版本的Verilog HDL和VHDL在行为级抽象建模的覆盖范围方面也有所不同。一般认为Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL强得多。