以高达666 Mbps 的速率在Spartan-3E FPGA 中实现 1:7 的解串行化

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概述：
        Spartan™-3E 器件用于各种需要以高达 666 兆比特每秒 (Mbps) 的速率实现 1:7 的解串行化的应用。本应用指南面向需要 4 或 5 比特接收数据总线带宽，并且每条线（带有一个相当于比特率 1/7 的时钟）的运行速率最高可达 666 Mbps 的应用中的 Spartan-3E 器件。这种类型的接口通常用于平板显示器和汽车领域。

        数字时钟管理器 (DCM) 的数字频率合成器 (DFS) 模块可以在 Spartan-3E FPGA 中生成一个内部接收端时钟。因为该时钟频率是接收到的时钟频率的 3.5 倍，因此可利用双数据速率 (DDR)技术来获得数值为 7 的解串行化因数。DDR 技术将所要求的时钟速率降到一个合理的速度，从而确保生成时钟位于 Spartan-3E FPGA 中 DFS 模块的工作范围内，同时降低了总功耗。

        Spartan-3E FPGA 所能支持的最大数据速率分别是 622 Mbps （-4 速度等级）和 666 Mbps （-5 速度等级）。


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