基于FPGA的并行多通道激励信号产生模块

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引 言
　　并行测试的实现途径分为软件方式和硬件方式。用软件方式实现并行测试，关键是对测试任务的分解和调度，但可能会产生竞争或者死锁现象。因此，在测试资源有限并且任务分解和调度算法不成熟的情况下，用软件实现并行测试会很困难。用硬件方式实现并行测试时，需要通过提供充足的测试资源来满足并行测试的需求，而并行测试过程中激励资源不足同样会造成任务分解和调度难度增加，甚至导致竞争和死锁，影响并行测试实现。因此，对多通道并行激励信号的需求也是影响并行测试的关键因素。
　　1 并行测试技术
　　并行测试技术是把并行技术引入测试领域中，可以较好地完成同时对多个被测对象(UUT)任务进行测试的一种先进的测试方法和技术，属于下一代测试技术范畴，是支撑NxTest ATS的新技术之一。它根植于并行处理技术，其宏观表现为：在并行测试程序的控制下对多个被测对象(UUTs)同时测试。相比传统顺序测试技术，它通过对系统资源的优化利用，可以大幅度提高测试效能及测试质量，提高测试资源利用率，降低整个武器装备测试成本。因此，研究并行测试技术对我国测试技术的发展和提高武器装备战时的快速维护保障能力具有重要意义。
　　2 多通道波形产生模块
　　设计采用Altera公司的EP2C35作为整个系统的控制芯片，承担整个并行多通道信号产生模块的控制工作，内部主要包括Nios II嵌入式软核、波形产生控制器、PCI控制器等。
　　多通道波形产生模块主要包括4个子模块，分别为波形产生控制模块、信号产生模块、同步电路模块和调理输出模块。波形产生模块采用DDS技术，该技术产生的波形具备波形频谱纯净，稳定度高，切换时间短，频率、相位和幅度可调等特点。设计中采用ADI公司的AD9854芯片来实现此模块的功能。
　　波形产生模块为4个通道，各通道之间相互独立，且可以在不影响其他通道工作的情况下独立地发起或者终止输出。同时为了满足测试系统对多路同步激励的需求，模块还需具备多通道同步的能力，并可以配置同步的通道数量及各通道间相互信号关系。输出激励的控制命令信号经PCI总线传输到FPGA中，FPGA将接收到的命令经过解析后分别送入同步模块、DDS信号产生模块和调理输出模块。各通道的DDS信号产生模块接收到控制命令后与同步模块配合产生同步或者异步激励，最后由调理输出模块实现输出波形的滤波和幅度控制。图1为多通道波形产生模块硬件设计原理框图。



　　由2位的通道地址选中命令接收通道，6位的DDS寄存器地址总线输出后控制AD9854的寄存器的0x00～0x27单元，8位的数据总线传输波形产生信息和增益控制信息。其中6位的地址总线除了作为DDS寄存器地址外，还用于同步状态的设置。当地址总线为0x3F时，控制器进入同步设置状态，此刻的8位数据总线用于传输同步设置内容。图5为并行多通道波形产生模块的部分状态转换图。



　　图6为信号产生和调理输出模块的逻辑仿真图，图中DDSA1～DDSA4为6位的DDS寄存器地址总线，DDSD1～DDSD4为8位的数据总线，DDSclk为同步时钟。通过同步设置，选择了1、3通道输出波形，并使DDSclk输出串行时钟的2分频。从图中可看出，此次是对1、3通道进行信号产生的控制，而没有对2、4通道进行操作。同时将16位的FIFO_DATA控制命令译码后输出，图中FIFO_DATA的0x0125经译码后，选中通道1，并驱动DDSAl输出0x01，DDSD1输出0x25。



　　4 模块测试
　　首先对各通道的信号产生电路进行单独的测试，然后任意选择2路通道产生独立的激励信号，再分别选择3路和4路通道进行测试。进行以上测试测得模块各通道间异步工作正常，而后进行通道同步测试。设置多通道波形产生模块16位控制字中的a[5：0]为0x3F，进入同步设置模块，设置通道选择和通道输出频率后，对同步通道进行测试，测得同步通道模块工作正常，满足设计要求。





　　图7为7个通道同时输出波形的测试，其中1、2、3通道为同步方式输出的3路正弦波，4通道为独立输出的方波。测试后发现，模块具备产生高质量的并行多通道激励信号的能力。
　　结 语
　　本文以并行多通道信号产生模型为依据，设计并实现了以FPGA为核心器件的并行多通道信号产生模块，主要包括FPGA系统设计和多通道波形产生模块设计。通过模块测试后发现，该模块具备产生高质量并行多通道激励信号的能力。在后续的研究中，以产生各种复杂的激励信号为主，并通过增加并行算法或采用多嵌入式软核等方法改善模块通道之间的并行机制，充分挖掘各通道的并行特性。