一种数字示波器的微处理器硬件设计

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                    ???? 引言
　　随着通信技术的迅猛发展，电信号越来越复杂化和瞬态化，开发人员对测量领域必不可少的工具——数字示波器的性能提出了越来越高的要求。最大限度提高实时采样率和波形捕获能力成为了国内外众多数字示波器生产厂商研究的重点，实时采样率和波形捕获率的提高又必然带来大量高速波形数据的传输、保存和处理的问题。因此，作为数字示波器数据处理和系统控制的中枢，微处理器性能至关重要。本文选用TI公司的双核DSP OMAP-L138作为本设计的微处理器，并实现了一种数字示波器微处理器硬件设计。
　　数字示波器的基本架构
　　目前数字示波器多采用DSP、内嵌微处理器型FPGA或微处理器+FPGA架构。虽然内嵌微处理器型FPGA灵活性强，可以充分进行设计开发和验证，便于系统升级且FPGA外围电路简单。但是该类型FPGA属于高端FPGA，价高且供货渠道难得，不适合低成本的数字示波器使用。若单独使用DSP，虽然其数据处理能力强大，运行速度较高，但DSP的控制能力不突出，且数字示波器的采样率越来越高，DSP内部不能做数据流降速和缓存，当设计采用高实时采样率的ADC，就得选用频率更高且内部存储资源更丰富的DSP，而此类DSP一般都价格昂贵，同样不适合低成本的数字示波器使用。因此，微处理器+FPGA架构的方案是本设计首选。微处理器+FPGA架构的数字示波器的系统结构图如图1所示：




图2 数字示波器系统结构图
　　本设计中，被测信号进入模拟通道调理后送入ADC，ADC对模拟信号采样、量化后，进入FPGA数据流降速和数据同步处理，然后根据存储深度要求选择存入FPGA内部FIFO或者存入片外SRAM，待FPGA内部FIFO或者片外SRAM满标志有效后，DSP读取采样数据存入DDR2 SDRAM，并完成一系列复杂的处理和运算，如FFT、插值和滤波等，再存入在DDR2内拓展的显示存储区，待需要显示时再由DSP读取显存中的数据通过内部集成的LCD控制器采用DMA方式将数据送到LCD显示，完成一次采集过程。
　　OMAP-L138与DDR2的接口电路设计
　　OMAP-L138内部集成的DDR2/Mobile DDR控制器可外接工作频率150MHz的DDR2 SDRAM或者工作频率133MHz的Mobile DDR。本设计采用DDR2 SDRAM作为系统后级波形数据缓存器。较之SDRAM，DDR2 SDRAM不仅读写速度可大幅提高，存储容量更是得到极大扩展,示波器因而能够存储更多波形数据并观察到更多的波形细节，提高示波器对复杂信号和瞬态信号的捕获概率。本设计的DDR2 SDRAM选用镁光公司的DDR2 800内存颗粒，型号为MT47H64M16，容量为1Gbit，核心工作电压为1.8V，核心工作频率为400MHz，由于OMAP-L138内部的DDR2控制器最高工作频率为150MHz，所以此系统中DDR2需要降频使用。OMAP-L138与DDR2的接口连接示意图如图3所示：




图4 DDR2的读数据时序图




图6 以太网接口连接示意图
　　本设计采用外接25M有源晶振为以太网收发器提供时钟输入，当配置为100Mbit/s的数据传输速率时，LAN8710提供给EMAC 25MHz的发送时钟TXCLK和接收时钟RXCLK；当配置为10Mbit/s的数据传输速率时，25MHz时钟输入经LAN8710内部PLL分频10倍后得到2.5MHz的收、发数据时钟送给EMAC。发送数据总线TXD[3:0]和接收数据总线RXD[3:0]分别在发送时钟TXCLK和接收时钟RXCLK的上升沿被触发。当选择半双工工作模式时，网络冲突监测信号COL若检测到网络出现数据发送冲突，该信号会自动置位报警。载波感应信号CRS在网络处于繁忙状态时，会自动置位并告知EMAC。若在接收的帧中发现错误，接收数据错误标志信号RXERR会置位，并持续一个或几个RXCLK时钟周期。
　　结论
　　本设计有以下优点：数据处理与系统控制同步执行；微处理器内部存储资源丰富，且采用二级缓存结构，系统响应速度快；外设资源丰富，提供了如USB接口、RS232接口和以太网接口等与PC机互联的接口，方便示波器上采集到的波形数据在PC机上实时处理和在线调试；外部存储器资源丰富，采用1Gbit 容量的DDR2 SDRAM作后级波形数据缓存区和显示数据缓存区，能够存储更多波形数据，观察到更多波形细节。由此可见，采用该示波器系统可大幅提高数字示波器的数据处理能力和波形捕获率，整机的响应速度也将上一个台阶。