基于TMS320C5409的图像压缩系统

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    引言

随着多媒体和网络技术的发展，数字图像大信息量的特点对图像压缩技术的要求越来越高，因此，专用高速数字信息处理技术成为发展的方向。其中，在硬件技术中，TI推出的C5000系列DSP将数字信号处理器的处理能力提升到了一个新的高度，使信号处理系统的研究重点又回到软件算法上。在压缩算法研究方面，DCT、小波等多个算法因为其高可靠性和高效性也越来越受到青睐。

系统硬件设计

TMS320C5409作为主处理器的可行性分析

TMS320C5409 时钟频率为100MHz，性价比极高。采用围绕1组程序总线、3组数据总线和4组地址总线建立的改进型哈佛结构，取址和读数可同时进行。有独立的硬件乘法器，有利于实现优化卷积、数字滤波、FFT、矩阵运算等算法中的大量重复乘法运算。具有循环寻址、位倒序等特殊指令，这些指令使FFT、卷积等运算中的寻址、排序及计算速度大大提高。有一组或多组独立的DMA总线，与CPU的程序、数据总线并行工作。

在本系统中，TMS320C5409作为主处理器，任务是实现JPEG压缩编码。

通过分析不难得到，当处理一帧大小为640×480的图像时，作JPEG压缩编码所需要的时间为：T=62×10(ns)×640×480=0.19866s，当所处理的图像分辨率更小时，则压缩每帧所花的时间更少，这对于应用在对实时性要求不是很高的场合是完全可行的。

硬件设计框图

图1 是基于TMS320C5409的图像处理系统结构图。C5409为中央处理器，SRAM为DSP片外扩展数据存储器，EEPROM为脱机工作时的程序存储器，用于存储系统的引导程序和其它应用程序，A/D转换部分负责把转换为数字信号的图像存入帧存储器中。地址译码、图像采集系统控制电路产生本系统各部分的地址译码信号，使之映射到不同的地址区域，并控制ADC进行图像采集，这部分由CPLD控制；图像采集芯片的寄存器控制由51单片机完成。
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