《玩转IP core》之五：我还要有激励---测试向量生成

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写在前面的话：
        我本来很犹豫是不是还要写这一讲的内容，按理说每个讲FPGA或者数字逻辑设计的材料中都会不遗余力的对测试向量（Test bench）进行介绍。而且，如何对于测试向量进行编程，也是数字逻辑设计者的基本功。更重要的是，这部分内容比较乏味，绝对会减少某家很多观众。（这是私利，不能明说的。）
       
        在看了一些有关别处的资料之后，我发现很多材料还是就设计说设计。这样不能说错，但是还是有偏颇的。所以，我决定从系统角度和大家掰扯掰扯这个测试向量的问题。
       
        在不考虑电源输入的前提下，在我们系统/板子上，能够不依靠其他外界输入而产生输出信号的器件有木有呢？当然有，而且必须有，那就是大名鼎鼎的晶振了，用来产生我们说过的、对以系统极端重要的系统时钟信号。
       
        除此之外呢，不说什么电容、电阻和电源模块之类的，和我们数字逻辑设计无关的玩意。不依靠其他外界输入而产生输出信号的器件还真没有。下面这位开始抬杠了：这个可以有啊，比如我做一个导航用的发射机，配置什么的都固定、发射信号固定，不是不要输入了。大哥，您忘了？这个不也要时钟输入吗？要不，不就成模拟发射机了？这小子想叫各位数字逻辑设计的工程师都失业啊，给我往死里打，打的他妈妈都不认得他！
       
        （插句话，我们一般工程师作为一个工作单元，其输入就是薪水。为什么老板总觉得员工懒呢？其原因是激励不足啊。）
        接着设问（苏格拉底式教学）：测试向量是从哪里来的？是从天上掉下来的吗？当然不是。测试向量，也包括可能的外部器件，的可能来源有三种，待小子细细表来。
       
        俗话说：“好汉不提当年勇”。那么我所说当年的段子，估计不会影响我的光辉形象吧？想当年，我也是以能做出一个计数器什么的单元而沾沾自喜的。套用刘若英的《后来》歌词：“…复位信号，用时延，我总是那么的编写；‘时钟’，我自然想，用forever，信号自然出现；那个永恒的日子，工作才一年，我首次测试的那个日子；让我往后的时光，每当有感叹，总想起，当天的程序；那时候的测试，总是那么的简单…”。这里说的就是测试向量的第一个来源：当设计的单元简单、输入输出关系明确的时候，可以由设计者直接设计测试向量完成验证。这也是大多数资料里面介绍的方法，其中内容不必详述。比如，你做一个计数器，然后你做一下reset和clock信号，于是在reset不生效之后，输出就是1-2-3…了，OK，恭喜啊，你得设计正确。再如，你设计一个加法器，你就需要做不同的加数和被加数的组合，如果得到0 + 1 = 1，1 + 1 =2， 1 + 2= 3…那么就可以交货了。领会精神！不想找打，就表抬杠，我们有前车之鉴！
       
        第二类情况是这样的，你设计了一个对于复杂芯片的接口或者控制器，你就需要外部芯片的行为模型配合你得测试了。举个例子，你需要设计一个SDRAM的控制器，用来控制大容量的SDRAM来存储数据。首先，你会得到一个对应RAM的datasheet（数据手册），里面会有芯片的电气特征啊什么的，数字逻辑设计不感兴趣的内容。大家需要注意的就是读写的时序，还有SDRAM的刷新要求（不懂这个？没关系了，就是一个例子。等到你做的时候，自然就了解了。如果还是不懂，那么等着丢数据吧，别抱怨我没说过。）。这个控制器基本就是一个状态机。在设计完之后，需要进行验证的时候，问题来了：“如何测试这种系统呢？”。竖起耳朵听着，找供货商要对应芯片的行为模型，这个可以有的。事实上，在选择芯片的时候，有没有这种模型是很重要的一个指标，必须向采购要求。叫甲方们在吃回扣之余，一定要选择有行为模型的芯片。要不然，逻辑设计的工作量就是加倍了。而且即使我们按照自己的理解设计了外部芯片的行为，还不能保证我们做的模型是完全正确的。这就陷入了验证-再验证的死循环了，命苦啊。
        最后一种验证可以帮助大家复习一下第一讲。子曾经曰过：温故而知新，可以为师矣。这次有给我们输入文档的算法工程师一起来联合工作。可惜，这类工程师里面也缺乏美女/帅哥，很难达到“男女搭配，干活不累”的要求。这种情况一般发射在我们设计信号处理类的系统的时候，例如：通讯里面的发射机、接收机等。和我们一样辛劳的算法工程师们，需要给我们提供测试向量。这种向量一般是以文件形式提供的，里面有输入和输出数据，一般是十六进制的几列。大家需要利用文件读写函数（Verilog里面就是$readmemh之流），读取输入（可能也要输出）数据，输入需要验证的系统，来考察设计是否正确。
        说到这里，又可以显示一下我的卑鄙了（有诗云：卑鄙是卑鄙者的通行证。这样我可以畅通无阻了。老衲特别卑鄙，该发特别通行证了。）。我做算法工程师的时候，给设计工程师用来单元验证的测试向量，与给测试工程师用来集成和系统测试的测试向量，向来是不同的两组。这样可以防止设计工程师作弊。设计的哭了：“本是同根生，相煎何太急”。于是乎，当年联调的时候，我就可以搬个椅子睡觉了，告诉别的单元的人：“有问题叫醒我”。我从来是睡到自然醒的，巴适。
        最后还有点时间，和大伙儿简单地唠唠复杂系统自动测试的事情。
       
        首先，仿真器提供一个编程语言接口PLI（ program  language  interface )。PLI，把C程序嵌入到HDL设计中，用户可以用C写扩展的系统任务和函数，扩充了HDL语言的功能。有了PLI，C和HDL之间就可以直接通讯，去掉了文件交互的环节，大大提高了效率和方便性。然后，C还可以嵌入Matlab和ADS等，NB的一腿。
       
        其次，如果采用上面说的第三种验证方法。可以通用比较器来验证设计，例如用相等比较器，相同输出为“1”。如果见到了“0”，恭喜了，子曰：闻过则喜。这种方法里面需要注意的是时延问题。我们的所有设计，在输入和对应输出之间，总是存在时延的。这个时延，就是我们以前提到过的建立时延。在有效输出建立之前，会存在若干无效的过渡性数据，这些数据需要被删除。具体的时延是多少，圣上在设计的时候应该确定的。我就不在这里“皇帝不急太监急”了。
       
        竟然写了一篇“无图无真相”的讲座，罪过罪过。
       
        顺便预告一下，下一讲开始，有很多干货了。欲知后事如何，且听下回分解。
         
         
        《玩转IP core》之一：我们的目标是ASIC
        摘要：具体到一个产品里面，到底是采用FPGA还是ASIC，这个问题是多方面确定的。简单说，如果产品出货量小、时间紧、生命周期短，那么FPGA比较适合；反之就建议ASIC。但是，也不是完全绝对的，就像很难说少林和武当那个更牛一样。
         
        《玩转IP core》之二：所见非所得
        摘要：Verilog语言是由Gateway设计自动化公司的工程师于1983年末创立的；VHDL语言诞生于1983年，1987年被美国国防部和IEEE确定为标准的硬件描述语言。这个古人也“古”不到哪里去。上板砖！
         
        《玩转IP core》之三：：统一行动听指挥
        摘 要：现在我们正沿着PCB数据大道，走向芯片大厦----就是大家眼前的巨大的、银色的大厦。我是本次旅行的导游，敝姓十，大叫可以叫我十导。路途之中， 为了大家不感到无聊，本人先给大家略略介绍一下，什么是数字电路的时钟。数字电路中，时钟是整个电路最重要、最特殊的信号。
         
        《玩转IP core》之四：踏雪寻熊---面积与速度的协调
        摘 要：具体到我们的FPGA/ASIC设计，这个“鱼”就是面积，而“熊掌”时钟频率（速度）。能不能很好的协调面积与速度的关系，是衡量一个数字逻辑设计 工程师能力的一个重要标准。在本讲座的第二篇里面，会说明各种单元模块的不同面积和速度的基本解构；在第三篇中，则会通过例子，介绍如何在系统中很好综合 考虑两者的关系，选择比较合适的实现解构。
         
        《玩转IP core》之五：测试向量生成
        摘要：在不考虑电源输入的前提下，在我们系统/板子上，能够不依靠其他外界输入而产生输出信号的器件有木有呢？当然有，而且必须有，那就是大名鼎鼎的晶振了，用来产生我们说过的、对以系统极端重要的系统时钟信号。
         
        《玩转IP core》之六：程咬金的三板斧--系统基本结构
       
        摘要：今天我们开始进入本讲座的第二部分：单元篇。大家将会发现，我们在基本单元设计里面，也就是三板斧：查找表、时分复用和流水线。但是，我们比程大将军稍稍高一点，我们会把这三招糅合，能产生变招。
         
        《玩转IP core》之七：一个计数器引起的思考
        摘 要：设问句：在进行一个计数器单元设计之前，我们需要什么前提条件呢？首先，需要功能描述（一个计数器嘛，不就是在不是复位“RST”的状态，每来一个时 钟内部/输出加一吗？还描述什么啊？磨洋工吧？----“非也，非也”，这个还是要描述一下。至少我们需要知道一下计数器的内部位数吧？也就是，计数器加 到多大回到0。）另外，就象我们在前面“菜谱”那一讲里面说过的，需要了解系统需要的时钟频率。
         
        《玩转IP core》之八：小学一年级水平，加法器的结构
        摘要：工程设计里面有一个原则：从简单做起。这里面还有一个小故事，今天就不讲了。现在，我们先瞧瞧最简单的一个比特位宽的加法器：半/全加器。全加器的输入为三个一比特的信号a0、a1，还有低位的进位c0；输出也是两个一比特的信号：结果s和进位位c1。
         
        《玩转IP core》之九：小学二年级水平，乘法器的结构
        摘要：大伙儿已经通过两次讲座，了解了计数器和加法器大体结构。大家不难发 现，同样的一种功能，可能由于需要、工作频率和代价的不同要求，存在若干种不同的结 构。这些结构如何选择，实际上是一个艰难的选择。这些选择，很多时候都是靠一个工程师的经验（我们老年人也就靠这个混口饭吃了。要不就被“长江后浪推前 浪，前浪死在沙滩上”了）。
         
        《玩转IP core》之十：除法器的结构
        摘要：如果各位在加法器和乘法器里面可以欣赏到了变化多端的话，那么在下不得不很遗憾的通知诸位：除法器里面大家只能看到“自古华山一条路”。不是 我保守，是除法这个东西的本性。用《数学分析》里的说法，加法和乘法都是线性运算满足交换律的，除法是非线性运算不满足交换律的。这是数学上的根子，可以 用来唬人。
         
        《玩转IP core》之十一：非线性求值的孤独九剑,CORDIC方法
       
        摘要：现在来个“师夷长技以制夷”，给大家画画CORDIC的流水线（因为是小数运算，假设实数“1”为十六进制的全1，实数值就可以折算了。这是普遍的技巧，不详述。）。还有一个小技巧就是由于每步的放大作用，公式里预先收缩了一把。
         
        《玩转IP core》之十二：电路串串香，D触发器链  
        摘要：今个儿寡人给大家讲点有“理论”的：CRC校验（循环冗余校验 码，Cyclic Redundancy Check）和编码器。CRC校验的目的就是看接收的一串比特和原来发射的是不是一致，有没有接收误码。CRC在编码界的春典，就是“gCRC16(D) = [D16 + D12 + D5 + 1]”和“1 0001 0000 0001 0001”。给大家一个口诀：“延时触发串一串，遇到一字砍一段。输入牵来异或算，输出导出入口看。”
         
        《玩转IP core》之十三：简直的层层叠，FIR滤波器的串联实现
       
        摘要：今天我们继续信号处理的行程，给大家介绍FIR滤波的串行实现。却说“请介绍FIR滤波器和IIR滤波器的差别”，这可是一道非常典型的面试题。这道题目类似于《哈利波特》里面那个“分院帽”的作用，当然这个题目里面没有宝剑。
         
        《玩转IP core》之十四：我的地盘我做主，锁相与分频
        摘要：在做设计的时候，谁都希望片子的输入时钟是稳定的、可靠 的，并且和我们系统的采样频率是一致的。这是最理想状态。可惜啊，希望是丰满的，现实是骨感的。很 多时候，情况并没有这么理想。这种时候，就需要我们自己调节系统时钟，达到系统工作的目的了。不是大伙儿“无知者无畏”，是不得不为啊。实际上，在很多通 讯系统中，对于系统时钟的调节都是不可避免的。
         
        《玩转IP core》之十五：国球与其它，输入输出介绍
        摘要：我们现在正式为《第三篇：系统篇》剪彩（哗哗哗，掌声响起来，我心更明白…）。在这一部分里面，会在更高的层次上，分析设计问题。大伙儿不仅 仅能看到《单元篇》里面的各个部件的应用，而且会发现系统绝对不是单元的简单的搭积木。在整个讲座里面，“变化”是永远的主题。
         
        《玩转IP core》之十六：来个批发价，多路数字中频系统设计
        摘要：数字中频主要分两种类型：数字上变频（DUC）和数字下变频（DDC），它们的主要功能是相反，但原理和实现的方法是十分相似。由于FIR滤波器里面讲的是下采样的例子，这里也就以数字下变频作为例子，这样匹配。
         
        《玩转IP core》之十七：看客做饭，CDMA接收机的同步
        摘要：这一讲里面会介绍CDMA系统的同步部分，这不是重点。关键是，大伙儿会看到同样的算法，在终端和基站侧由于系统用户数目不同，会有不同实现。这是给大家的一个启示：不能因循守旧，要与时俱进。
         
        《玩转IP core》之十八：磨刀不误砍柴工，程序的风格
        摘要：“代码风格和规则”这个问题，很多人看来不是十分重要。但是，我问问大伙儿几个现象，看看是否遇到过？过了三个 月，读不懂自己的程序的，有木有？看别人代 码，赶脚不如自己重写的，有木有？做C代码的，竟然能看懂你的程序的，有木有？调试的时候，感觉是老虎吃天----无从下口，有木有？如果有，以老衲的经 验，多多少少和“代码风格和规则”有些瓜葛。
         
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