高速数据采集系统的时钟电路设计

liyf

                    　　TMS320C6000系列DSP的时钟引脚为X1和X2／CLKIN。采用有源晶振，则直接将晶振的输出连接到X2引脚，接法如图1所示。



　　一般DSP芯片的PLL电路都有PLLV、PLLF以及PLLG引脚。这些引脚是为了确保输人时钟的稳定性而特别设计的。一般PLLF和PLLG引脚连接到电容电阻网络上，如图2所示。图中RC的推荐值为R1＝60．4Ω、C1＝27nF、C2＝560pF，或者R1＝45．3Ω、C1＝47nF、C2＝10pF。



　　图2 PLL电路的连接
　　PLL电路的PLLV引脚连接到电磁兼容滤波器的输出端。电磁兼容滤波器实际上是一个三端口的穿心电容，该电容可以选择TDK公司的ACT4518系列或者松下公司的EXCCET103U的电容，价格在1元以下。但这些器件不易购买，尤其是对小批量的用户。为此，也可以不使用电磁兼容滤波器，直接将PLLV引脚连接一批容值大小不同的电容上，然后接地，也可以达到稳定时钟信号的目的。
　　欢迎转载，信息来源维库电子市场网（www.dzsc.com）