生物电阻抗测量系统中弱信号检测技术研究--弱信号检测调理单元设计与实现(二)

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4.2.3可编程增益放大电路
        模块高速数据采集的前端信号，是频率和电压不确定的模拟信号。因为固定增益将使得大信号进入非线性工作区且可能导致放大信号超出数据采集的量程范围而出现信号被削平的现象，或者使得小信号放大不足，不能使放大信号达到或接近数据采集的量程范围而产生较大的量化误差。同时在仪器仪表中所要测量的信号其动态范围往往很宽，如在测量峰形信号的系统中，可能既有峰值很小的峰信号，又有峰值很大的峰信号。若放大通道不能随输入信号动态范围变化，而做出相应的增益调整，将会降低整个系统的分辨率及性能。由上述可知，放大通道必须增益程控可调，不能够采用固定增益的放大电路。
       
        4.2.3.1 PGA870的应用
        PGA870是一款高速全差分可编程增益放大器。它的高带宽、低失真、低噪音特性使它非常适合与14位ADC配合使用，其增益调节范围为-11.5 dB到20dB，增益步幅为0.5dB，增益准确度为0.03dB.频带范围为650MHZ.其内部结构图如图4.5所示。
         
       
         
        从图中可以看出，输入差分信号依次经过衰减器、放大器、输出控制器，衰减倍数和放大倍数由控制逻辑位B0-B5和gain strobe、latch mode管脚控制。在power-down状态，静态电流降至2mA，但是增益控制电路仍能保持可编程。
       
        4.2.3.2可编程增益放大电路的设计
        为实现信号增益可控，设计中选择PGA870芯片，因为PGA870有三种配置模式，分别是电平锁存模式，沿寄存模式，组合逻辑方式，由配置管脚gain strobe和latch mode控制，其配置方式如表4.3所示。
         
       
       
       
        组合逻辑方式的信号延迟最小，实时行相应最好，且配置方式需要的线也最小，只需将B0-B5连接到FPGA管脚上，Gain strobe和Latch mode接到3.3V上就可以了，综上，PGA870的配置方式采用组合逻辑方式，其在电路中的设计图如图4.6所示。
         
       
         
        图中，为了减小信号反射的幅度，在B0-B5上均串联上一个电阻。为了减小前端直流偏置对本模块的影响，同时考虑到芯片内部已经提供了一个内部参考电压，信号输入端采用交流耦合方式，耦合电容选用较大值0.1uf，以让低频信号无衰减通过。因为放大器的输出电阻只有3.5欧姆，为实现信号的50欧姆端接，输出串联50欧姆电阻。
       
        4.2.3.3可编程增益实现方式
        可编程增益放大的实现由FPGA来完成，如图4.7所示，FPGA通过逻辑控制来确定配置模式，通过控制放大器的B0至B5管脚控制运放的增益。
         
       
       
       
        PGA870的增益控制实现方式如表4.4所示，表中未列出全部控制组合，其增益按B0至B5变化组合以0.5dB步进。
       
       
       
        4.2.4 ADC前端共模抑制模块
        4.2.4.1 ADC前端电路
        生物电阻抗测量系统中，信号采集的是直流信号，对于这种信号，不能用阻容耦合或变压器耦合的方式，宜采用直接耦合放大电路但存在零点漂移。所谓零点漂移是指当输人信号为零时，在放大器的输出端出现一个变化不定的输出信号的现象，简称零漂。前级的漂移被后级放大，因此严重干扰正常信号，级数越多，漂移越严重，甚至使放大器不能正常工作。在电路结构上，采用差分电路是目前应用最广泛的能有效抑制零漂的方法。
       
        差分放大电路又叫差分电路，它能有效的减小由于电源波动和晶体管引起的零点漂移，因而获得广泛的应用。
       
        差分电路的输入端有两个信号的输入，这两个信号的差值，为电路有效输入信号，电路的输出是对这两个输入信号之差的放大。设想这样一种情景，如果存在干扰信号，会对两个输入信号产生相同的干扰，通过二者之差，干扰信号的有效输入为零，这就达到了抗共模干扰的目的。
       
        差分放大电路的特点：
        1.由两个完全对称的共射电路组合而成。
        2.电路采用正负双电源供电。
        3.极强的共模抑制能力。
       
        4.2.4.2共模抑制比
        为了说明差分放大电路抑制共模信号的能力，常用共模抑制比作为一项技术指标来衡量，其定义为放大器对差模信号的电压放大倍数Aud与对共模信号的电压放大倍数Auc之比，称为共模抑制比，英文全称是Common Mode Rejection Ratio，因此一般用简写CMRR来表示。
       
        差模信号电压放大倍数Aud越大，共模信号电压放大倍数Auc越小，则CMRR越大。此时差分放大电路抑制共模信号的能力越强，放大器的性能越好。当差分放大电路完全对称时，共模信号电压放大倍数Auc=0，则共模抑制比CCMR→∞，这是理想情况，实际上电路完全对称是不存在的，共模抑制比也不可能趋于无穷大。
       
        本文采用电路完全对称的差分电路以做到阻抗匹配和ADC前端调理，如图4.8所示：
         
       
         
        图中芯片仍为PGA870可变增益放大器，其输出方式为全差分的，能有效的抑制环境中的共模干扰，其CMRR可达到76db，PGA870的输出端采用RC网络进行信号的端接，能有效的减小信号的反射，并采用交流耦合的方式将信号传送至后端ADC芯片。图中信号线ADC_VCM提供差分信号合适的直流偏置，在信号线ADC_IN2+和ADC_IN2-上串接5欧姆的电阻来减小反射过冲电流的大小。
        4.3时钟模块设计
        4.3.1时钟电路设计分析
        时钟对于高速ADC系统而言尤其关键，这是因为时钟信号的时序准确性可以直接影响ADC的动态特性。理想的时钟源是不会抖动的，因此ADC可以精确的在每个固定的时间间隔进行采集，但是实际电路中各种不确定的因素都会造成时钟的抖动。如图4.9所示，这种时序的不确定性带来的结果是采样波形出现一个为eΔV的误差电压，这相当于在原信号上引入了新的噪声，从而ADC的信噪比会受到数据转换过程的影响。
         
       
         
        这种噪声反映在ADC的信噪比上就形成了如图4.10所示曲线，随着采样频率的提高，时钟抖动对于系统信噪比的影响越来越大，而同一频率时，高的时钟抖动也比低的时钟抖动给系统带来更多的误差。
         
       
       
       
        下表4.5是常用的一些器件，在很多设计中倾向于直接由数字器件（FPGA，MCU，DSP）产生一个时钟来作为ADC的采样时钟，这也是为什么ADC精度总是达不到手册上描述的指标的原因，时钟因素制约了系统性能的提高。
       
       
       
        典型的高速ADC使用两个时钟脉冲边沿引起各种各样的内部时间信号，并且可能影响到敏感的时钟占空比。通常，为了维护动态性能特征需要容忍5%时间占空比。
       
        AD9216为每个通道提供分开的时钟输入。最好的方案是两个通道的时钟工作在相同的频率和相位上。两个通道的时钟异步时可能使每个通道转换性能有所下降。在某些应用中，相邻两通道之间存在时钟偏差是可以允许的，AD9216当分开的时钟存在输入偏差时（典型值±1ns）不会有重大性能退化，本系统中的AD9216的每个通道都选择相同频率和相位的时钟。
       
        根据抖动和ADC信噪比的关系：
       
       
       
        其中，Tσ表示总抖动，clkσ表示采样时钟的抖动，apertureσ表示ADC的孔径抖动，in f代表输入信号频率。
       
        采样时钟的抖动和信噪比的关系可有下述公式导出：
       
       
       
        所以一个高质量的时钟源是保证ADC系统精确的关键。在器件的选择上尤其要关注芯片引入的抖动，因此要得到较高的信噪比就要选用抖动较小的时钟源。下面介绍几种常用的ADC时钟设计方案：
         
        1、直接由单片机/FPGA/DSP等数字器件产生。这种方式中，时钟实际是由这些数字器件外接的晶振经过器件内部的倍频电路或者锁相环电路产生，由于数字器件对时钟抖动并不敏感，故其内部产生的时钟精度并不高，通常的抖动都有几百ps至数ns，在ADC系统中，这种时钟抖动往往会极大制约系统信噪比的提高；
         
        2、由锁相环系统产生，锁相环系统自身是一个反馈系统，故在产生高频信号上有自身的优势：频率飘移小、频谱纯度高。锁相环的时钟精度是由一系列器件：PLL、VCO、环路滤波器等共同决定的，只有整体设计全部达到要求，锁相环才能实现高精度的时钟输出，这就对电路设计提出了很高要求，也会增加调试和维护的难度；
         
        3、由专用时钟芯片产生。专用时钟芯片通常是把锁相环、VCO、环路滤波等电路集中在一个芯片内，通过简单的数字控制信号就可以产生各种不同频率的时钟信号。该器件既有数字电路的控制简单，调试方便的特性，又有锁相环电路高精度，低抖动的优点。
       
        比较上述三种方案，本系统采用方案3.由于AD9216的时钟输入为80M的单端COMS电平时钟，且一共需要三个这样的时钟，考虑到前面高速DA需要一个500M的LVPECL电平时钟，故系统时钟采用AD公司的ICS8430，该芯片结构如图4.11所示：
         
       
         
        4.3.2时钟电路设计
        ICS8430是一款集成高频时钟发生器，它具有非常低的相位噪声，锁相环部分的VCO片内频率变化范围为1.75G到2.25G，输出部分拥有四路LVPECL时钟扇出，并且输出频率范围50Mhz~1.6Ghz可调；另外还有四路LVDS时钟扇出，其输出频率范围25Mhz~800Mhz可调，这四路LVDS时钟扇出还可以根据用户需要设置为八路CMOS时钟扇出并且相位可调。下面为ICS8430设计方面的一些考虑：
         
        （1）ICS8430的供电滤波设计
        作为高速模拟电路，电源供应的稳定性关系到系统的噪声性能。ICS8430提供独立的电源以隔离内部锁相环输出产生高速的开关噪声，VS、VS_LVPECL以及VCP必须单独通过过孔连接到电源层，并且在每个电源脚上都要加入旁路电容，为了获得最佳的时钟抖动特性，电源需要相互隔离，一个10欧姆的电阻以及一个10uF和0.01uF的旁路电容构成了一个电源滤波电路，连接到每个电源脚上，10欧的电阻可以被磁珠所替代；
         
        （2）ICS8430时钟输入接口
        ICS8430可以灵活的选择参考时钟输入形式，用户可以选择差分输入同时也可以选择单端时钟作为PLL的参考时钟输入，输入时钟的频率范围为20M~250MHz.不论是差分时钟还是单端时钟都具备自偏置，容易实现交流耦合[7]。在本系统中将采用单端时钟模式，在此种模式下的正弦波或方波形式的时钟可以通过直流耦合或交流耦合方式输入，在此选择频率20MHz的晶振作为时钟参考源，在晶振两端接并联电容到地。
       
        （3）时钟输出端接方法
        ICS8430提供三种电平输出形式：LVPECL、LVDS和CMOS.OUT3~OUT0是LVPECL电平的差分输出时钟；OUT7~OUT4是LVDS/CMOS电平的时钟输出，这些时钟可以配置成差分输出的LVDS电平或者单端的CMOS电平。
       
        LVPECL时钟的幅度范围在400mV~960mV之间可设置，LVPECL输出拥有专门的供电电源VS_LVPECL，因此和其他电源分开以避免引入噪声，并且电源电压可以选择在2.5V~3.3V之间，以满足用户不同的需求，本系统选择3.3V的电源电压。
       
        时钟电路设计最终设计如图4.12所示。