CDMA2000基站系统中基带分配卡的设计与实现

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CDMA2000基站系统中基带分配卡的设计与实现

摘要：SVRN3G/BTS样机系统的设计要求和IS2000协议，介绍了CDMA2000基站系统中基带分配卡（亦称BDC卡）的设计方案及其具体的硬件实现方法。基带分配卡的实现，可大大简化基站中基带部分的算是功能，使系统结构更加模块化，更易于升级和扩充。
     关键词：基站 码分多址 基带分配卡 扩频 成型滤波
CDMA是近年来用于数字蜂窝移动通信的一种先进的无线扩频通信技术，它能满足近年来高容量、廉价、高效的移动通信的需要。CDMA2000是北美基于IS-95系统发展而来的第三代无线通信系统，使用宽带CDMA技术以适用IMT-2000的需求。CDMA2000具有较好的后向兼容性，提供了从第二代IS-95系统向3G的平滑过渡，业务供应商可以在有附加容量和高级业务需求的区域内有选择性地建立CDMA2000网络。
本文是根据第三代移动通信的基站收发信机即3G/BTS（Base-station Transceiver System）样机系统的设计要求和IS2000协议对基带分配卡提出的一种设计方案。基带分配卡亦称BDC卡（Baseband Distribution Combiner），处于射频部分的宽带收发信卡（BBX）和基带部分的多信道处理卡（MCC）之间，它的实现可大大简化基带部分的处理功能，并使系统结构更加模块化，更易于升级和扩充。



1 BDC卡的功能介绍
DBC卡（即其带分配卡）由反向处理模块、前向处理模块以及其它辅助模块组成。其结构框图如图1所示。
BDC卡处理三个扇区（分别为a、b、c）的信号，每个扇区信号通过两个独立的天线实现空间分集接收，送入反向处理模块，同时，将来自前向处理模块的信号送入各扇区的射频及其前端处理。它的主要功能是：
（1）完成后向链路的A/D变换和前向链路的D/A变换；
（2）前向链路各MCC卡的信道单元合并、PN短码扩频、基带成型滤波；
（3）反向链路三个扇区接收的基带信号的分配；


（4）各扇区导频信道产生、16倍1.2288Mb/s时钟信号分配以及2s同步信号分配。
2 BDC卡的设计方案
2.1 反向处理模块
BDC的反向处理模块主要完成A/D转换、低通数字滤波、三扇区6个接收天线的信号分配。
由于受到射频前端模拟滤波器性能的限制，A/D模块输出须6bit以上，才可满足前端动态范围的要求。而MCC卡对反向信道处理单元的要求是I、Q两路输入信号为4bit，因而对A/D输出需要进行低通滤波，同时将8bit数据转化为4bit。转换如图2所示。
滤波器指标：
通带截止频率fp=590kHz，阻带截止频率fs=740kHz，阻带衰减10dB～15dB，输入为8bit数据，输出为4bit数据。
2.2 前向处理模块
根据3G/BTS样机系统的设计要求，为尽量简化多信道处理卡（即MCC卡）的前向处理模块，前向信道处理采用Motorola2450基站的处理办法：将前向成型滤波、短码扩频放到BDC单元。于是BDC的前向处理模块主要实现多个MCC卡信道单元的复接与合并、各扇区导频信道产生、I、Q正交扩频、前向基带成型滤波、D/A转换。
来自MCC卡的数据经过幅度调整，宽度为12bit。在BDC的前向处理模块中，将一个MCC卡4组数据进行合并，得到一组宽度为14bit的数据，然后进行I、Q正交扩频，最后完成基带成型滤波。前向处理模块如图3所示。


合并模块是BDC与MCC的数据接口。从每个MCC卡送来的数据是12位的串行数据。传送数据的工作时钟都是在16X（X=1.2288Mb/s）系统时钟下工作。首先输出最低有效位进行串行相加，并把相加后的进位与下次送来数据相加，同时，送入奇偶校验作验和，检查奇偶校验是否正确。如果正确，把串行相加的结果送入串行转换；如果错误，则清除此次MCC卡送来的数据，并通过总线接口向GLI报告故障。
当所有前向CDMA信号合并后，串行相加模块输出的串行信号要进行串并转换把串行数据变成并行数据然后从逻辑结构上移N位，加入导频信道，最后输出进行I和Q扩频。其中，导频信道采用全‘0‘导频信道，I和Q扩频也称四相扩频。扩频序列的长度为2 15（即32768个PN比特片的长度）。在前向信道，每个基站使用不同偏置的序列，而反向信道调制时都使用零偏置的序列，这个序列称为导频PN序列。
在扩频操作后，将I和Q脉冲加至基带滤波器的输入端。基带滤波器的频率响应满足规定的性能要求。基带滤波器的归一化频率响应在通带0≤f≤fp内，应限定在±δ1内，阻带f≥fs，应小于或等于δ2。各参数的数值为δ1=1.5dB，δ2=40dB，fp=590kHz，fs=740kHz。
最后，经过滤波的信号通过D/A转换器转换成模拟信号，送入BBX。
2.3 辅助模块
该模块主要包括时钟产生与分配、同步信号分配、差分驱动与电平转换。

       BDC为MCC卡提供所需的时钟信号，同时也为BBX提供A/D和D/A所需要的时钟信号。时钟产生模块的输入为16X（X=1.2288Mb/s），输出为16X、8X、4X、2X和1X信号，分别送往MCC卡和BBX。
同步信号分配将CSM板送来的2s同步信号分发给各MCC卡和BBX。
BDC根据需要对相关信号提供差分驱动以及电平转换。
2.4 BDC备份
设计时，BDC卡考虑备份，主、备两个BDC通过三态门插入背板总线，同一时刻只有一个BDC卡在工作，三态门的控制由AMR根据报警情况来设置完成。当工作中的BDC卡出现故障时，将立即报警，然后AMR通过报警情况，马上改变三态门的设置，启用另一个BDC卡。这种关键部件采用备份设计的思想，可大大提高系统的安全性和可靠性。



3 BDC卡的硬件实现
根据上述设计方案，选择APEX20K100、AD9058、AD9765和AD9632作为该基带分配卡的主要部件。其单个扇区的硬件框图如图4所示。
图4中，APEX20K100是Altera公司推出的一种可编程逻辑器件，它具有规模大、时间可预测性好等优点。AD9058是ADI公司推出的一种双通道、高性能8bit模-数转换器（ADC）。采样时钟频率可达50MSPS，其独特的结构参考电压，能驱动两片ADC。AD9765是一种双端口、高速率、双通道、12bit的CMOS数模转换器（DAC）。它在很小的48路LQFP包中集成了2个高性能的12bit TxDAC和磁心，1个电压参考和数字接口电路，4个扩展引脚。更两路数据。AD9632是一个高速率宽带放大器，它利用电其特有的设计结构结合了电流反馈和电压反馈的最佳优点，展示了异常快速准确的脉冲响应。
3.1 APEX20K100加载方式设计
APEX20K100在运行期间，将加载数据存储到静态存储器（SRAM）单元中。因为SRAM是易失性的，所以每次上电时，SRAM单元必须装入加载数据。当APEX20K100加载好后，其寄存器和I/O引脚都必须初始化，然后设备才进入系统动作的用户模式。考虑到上述特点，APEX20K100采用EPC2/PS联合加载方式加载数据，每次只要一上电，EPC2就自动将数据加载到APEX20K100。图5为EPC2/PS联合加载方式的电路图。
图5中，（4）为一串行同步数据微处理器接口和MasterBlaster通信电缆，通过它将微处理器中的数据加载到EPC2设备，然后通过EPC2的DATA引脚串行输出给APEX20K100。其中：
·MSEL1和MSEL0是APEX20K加载方式设置引脚，两个全为‘0‘，则为EPC2/PS加载方式；
·DCLK是APEX20K的时钟输入引脚，每输入一个时钟，就串行输入一位数据；
·nCONFIG是加载控制输入引脚，低电平时目标设备复位，低电平到高电平的转换过程中开始对设备进行加载数据；
·Vcc与加载设备的供电电压相同，即3.3V；
·VIO是MaterBlaster输出驱动器的参考电压。



       3.2 信号流程
反向处理模块：BDC接收来自BBX的模拟信号，一个扇区两副天线以差分形式进入，共8路信号。它们通过AD9632进行差分合并、前置放大后，送入AD9058进行A/D转换，变成8倍频速率的数字基带信号，其中I、Q两路分别编8位码，2个天线共输出2×16=32位数据；再通过74F374锁存器锁存，利用统一的信号时钟控制，将信号送入APEX20K100进行数字滤波，将8bit数据转化成4bit，再通过APEX20K100的内部时钟控制，利用8路数据划分时输出16位数据，最终送给MCC进行数据处理。
前向处理模块：每个MCC送给BDC卡3路串行数据，每路12bit，分别到三个扇区，则每个扇区分到一路12bit串行数据。而整个系统总共有10块MCC，共30路信号，因此BDC的每个扇区都有10路串行数据输入。MCC将这10路信号送到MPEX20K100，完成串并转换、正交扩频、成型滤波等功能后输出28位并行数据，分I、Q两路，每路14位，到AD9765进行D/A转换。最后，将AD9765的I、Q两路模拟输出信号送至BBX进行射频前端处理并发射。
辅助模块主要由AD580、AD708产生AD9058的两个外部参考电压+VREF、-VREF以及2.5V、3.3V的供电电压。同时由MCC送来的16X（X=1.2288Mb/s）时钟信号，通过APEX20K100产生16X、8X、4X、2X、1X时钟，供给BBX和MCC。
通过测试和软硬件联调，该BDC卡能为BBX和MCC提供正确的数据信号，并且在整个CDMA2000基站样机的系统联调中，BDC卡能正常完成其功能，性能良好，采用热备份，在实际工作中比较稳定可靠。