接收信号处理芯片AD6634及其在软件无线电中的应用

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接收信号处理芯片AD6634及其在软件无线电中的应用

摘要：AD6634是Analog Devices公司的四通道宽带可编程数字接收信号处理芯片。文中介绍了AD6634的内部结构和基本功能特点，给出了基于AD6634的通用可编程中频软件无线接收系统的结构，同时给出了系统中AD转换、FIFO和DSP等器件的选择方向，最后讨论了AD6634主要参数的设置方法。    关键词：软件无线电 AD6634 接口 参数设置
1 引言
1992年5月，Miltre公司的Jeo Mitoa首次提出了软件无线电的概念，其基本思想是在一个通用可编程硬件平台上，通过软件编程的方法来完成通信的各种功能，并将A/D、D/A转换尽量靠近天线，尽可能多地实现系统功能软件化。其通用的硬件平台可用可编程数字信号处理器（DSP）来实现。但是由于器件发展水平的限制，常用A/D转换器件的软件速率一般只能达到几十MHz到几百MHz，因而不能在射频频域进行数字化采样。另外，DSP的处理速度比较低，通常是将整个系统分成射频部分、中频部分和基频部分分别处理。即在射频部分将信号模拟下变频到10MHz至100MHz的中频段，然后在中频实现采样数字化，由于中频采样后信号对DSP的处理速度要求依然很高，比如，如果取样速率在30～50MHz，则至少需要5000MIPS（million instructions per second）的DSP才能满足实时处理要求。而目前单个DSP器件很难满足采样信号直接处理的实时性要求，所以，必须在中频段进行数字下变频处理，降低数据的速率，同时要确保输出的数据不混叠，这样才能够在基带处理部分恢复原始信号。采用AD公司的四通道接收信号处理芯片AD6634能够很好的实现这一功能。


图1

2 AD6634的功能特点
AD6634能同时处理四个不同的输入信号，其基本功能是对输入采样数据进行正交混频，以将采样信号从中频变到基带；之后再对混 频后的信号进行抽取以降低数据速率，从而方便DSP的处理；其内置滤波器滤除带外信号，并提取所需要的信号等。AD6634的基本结构原理如图1所示。其基本功能特点如下:
·带有80Msps宽带双输入端口（14位线性部分，3位指数部分），能同时处理两个WCDMA通道或者4个GSM/EDGE，IS136通道。输入数据格式灵活，并可由内部寄存器字控制。
·四路独立的数字接收通道，可同时处理四路不同的输入信号，也可四个通道同时时同一输入宽带信号，每一通道都可配置处理来自任一端口的数据，这样就可以根据输入信号的不同来灵活设计。
·具有双16位并行输出端口，可提高数据输出速率。
·有32位复数可调NCO，可保证足够的混频信号精度。
·rCIC2是二阶积分梳状滤波器，内插因子最大可达512，抽取因子最大为4096，数据变化率为两者之比；5阶CIC滤波（CIC5）的抽取因子从2～32；可编程RAM系数滤波（RCF）抽取因子从1～256。因而可满足对输入信号的抽取，降低数据速率的要求。
·可选择96dB范围的可编程数字AGC回路，并可直接和RAKE接收机接口。
·JTAG边界扫描测试，符合IEEE标准1149.1规范。
·采用3.3V I/O和2.5V CMOS内核双电压供电，优点明显，因为3.3V的I/O提高了驱动能力，且易于和外围芯片进行接口，而2.5V内核则大大降低了芯片功耗。
3 中频软件无线电的硬件电路
利用AD6634来设计通用可编程中频软件无线接收系统的基本思路是：首先将抗混叠滤波后的信号输入AD进行采样转换，并将AD输出信号作为AD6634的输入信号，然后通过两个数字混频器来和数控荡器产生的正弦、余弦信号相乘，再由抽取滤波器抽取以输出数据速率降低的数字基带信号，最后经FIFO缓冲后，送入DSP进行基带处理。基于最后经FIFO缓冲后，送入DSP进行基带处理。基于AD6634的中频软件无线电（SDR）的结构原理如图2所示。由图2可以看出，系统中的主要IC除了AD6634外，还有AD转换、FIFO、DSP、FPGA等。
A/D转换器选用AD公司的AD9238，该芯片具有12位采样精度，最大采样速率为65MHz，信噪比（SNR）为70dB，无杂散动态范围为85dB。ASD9238为两路输入、两路输出定点模数转换器件，具有偏移二进制和二进制补码两种数据输出格式，可以和AD6634直接接口。
由于AD6634的两路独立输出不方便与DSP（TMS320C6711）进行直接连接，另外，如果直接用DSP的EMIF接口来直接接收也会增加DSP的负担且不可靠，而如果EMIF不能及时接收，端口上的数据就会被新的数据所代替，从而造成数据的漏读。为了避免数据丢失，必须在AD6634和DSP之间加上缓存。设计时可以用RAM、双口RAM或FIFO。RAM或双口RAM实时性好、地址控制简单，但需要双路地址总线，且芯片面积大，性价比较低。而FIFO可以采用不同的写入和读出速率，地址控制较为简单，很容易与AD6634和DSP接口相连接，且芯片面积小，节省了PCB面积，性价比较高。因此，本设计选用了TI公司的选通式先入先出FIFO SN74ACT7804。这是512×18位的高速FIFO器件，在LDCK的上升沿写入数据，在UNCK上升沿读出数据，FIFO的各种状态位（FULL，HF等）很容易作为数据读写的控制位，方便了接口的设计。


图2

    设计时可选用Altera公司的FPGA芯片EPF10K10ATC100-3来完成AD6634的初始化以及系统时钟的产生和控制等。EPF10K10ATC100-3有576个逻辑单元，6144个RAM bit，完全满足系统的需要。DSP则可选择TI公司的浮点DSP芯片TMS320C6711-150。TMS320C6711的主频高达150MHz，芯片的外部存储器接口EMIF支持各种同步和异步存储器，同时也支持FIFO。
4 AD6634的主要参数设置
AD6634的参数设置是整个系统性能的保证。主要包括：数控振荡器频率转换、输入使能控制、总的抽取因子及在各个阶段的分配以及输出格式的选择等。
4．1 输入使能控制
利用输入使能控制（IENn）信号和时钟沿可对AD6634中每一个滤波通道的工作模式进行配置。AD6634的四种工作模式如下：
在模式0（Blank on IEN Low）时，若IEN为高，则新的数据在输入时钟的每一个上升沿被选通，而当IEN为低时，输入的数据用0来代替。当IEN为高时，后端处理（rCIC2,CIC5,RCF）继续进行。
在模式1（Clock on IEN High）时，若IEN为高，数据将被锁存，同时在IEN为高期间，新的数据在输入时钟的上升沿被选通；而当IEN是低时，输入数据不再被锁存。此时NCO停止，但后端处理仍在继续。
在模式2（Clock on IEN Transition to High）时，数据仅在IEN上升转换后的第一个时钟的上升沿被锁存。虽然数据仅在第一个有效时钟被锁存，但后端处理仍在继续。
模式3(Clock on IEN Transition to Low)和模式2近似，只是在IEN下降转换时锁存数据。不同的使能模式对应不同的应用。模式0适用于时分多路复用。模式2适用于输入时钟跑龙套于数据输入速率时的应用，因为此时有更多的滤波时隙（taps）被用于滤波计算。当两个AD与AD6634的一个输入端口相连，或者可输出交叉数据的单个AD（如AD9238）和AD6634的一个输入端口相连时，为了节省输入端口，以使AD6634可以同时处理四个不同的输入信号，以使AD6634可以同时处理四个不同的输入信号，可以使用模式2和3，即让AD6634的一个通道工作在模式2，另一个通道工作在模式3，这样，从一个通道输入的交叉数据流就可以被分开，从一个通道输入的交叉数据流就可以被分开，从而实现同时处理四个不同输入信号的目的。
4.2 振荡器频率设置
AD6634的每一个通道都有两个独立的乘法器和一个32位的复数NCO。NCO能产生分辨率为fclk/2 32，范围为-fclk/2～fclk/2的振荡频率。振荡器的频率可以按下式计算：NCOFREO=2 32MOD（fchange/fclk）
其中，NCOFREQ是32位整数，fchange是期望的通道频率，fclk是AD6634的主时钟频率或者输入的数据速率。
4.3 抽取率设置
总的抽取因子首先必须满足抽取后系统频带不混叠，如果通道的带宽是B，取样率为fs，抽取因子为D，则最大的抽以率为D≤fs/(2B)，这样抽取后才不会发生混叠；其次要考虑DSP的处理能力。DSP的处理能力决定了AD6634每秒输出的数据量。输出数据量和输入数据量的比率就是AD6634的最小抽取率。总的抽取因子的大小必须在这两者之间。总抽取因子可在各个阶段进行分配。rCIC2和CIC5阶段的抽取率是根据每个阶段对混叠抑制的不同要求，通过查表计算得到的。比如rCIC2阶段输入的是取率为10MHz，带宽为±7kHz的带通信号，若要求此阶段有100dB的混叠抑制，则首先应计算出通带相对与取样率的百分比：
100×（7kHz/10MHz）=0.07
然后在表中100dB对应的列中找到大于等于0.07的数值，这样，其对应行中的抽取值（抽取和内插的比率）即为满足要求的抽取率。越大的数值对应的抽取越小。由于在第一个阶段加大抽取率可以降低功耗，所以rCIC2阶段的抽取率应尽可能的大。
RAM系数滤波器是系数可编程的抽取滤波器，是较为灵活的部分。抗混叠滤波和匹配滤波的阶数和系数可根据系统的具体需要和可用时钟数来定。
4．4 输出格式选择
AD6634的每个通道有两种工作模式：通道模式和AGC模式。其中AGC模式支持与RAKE接收机的直接接口。而在通道模式中，来自通道的I和Q数据则绕过AGC而直接从并行端口输出。通道模式可提供两种数据格式，每一种格式要用不同的并行端口时钟（PCLK）周期来完成数据的传输。在16位交叉数据格式中，可用一个PCLK周期完成I通道数据传送，下一个PCLK周期完成Q通道数据传送，I和Q通道数据都是16位的；在8位并行格式中，可用一个PCLK周期同时完成I和Q通道的数据传输，此时的I和Q通道的数据都是8位的。具体采用哪一种格式应考虑数据的精度和数据传输的速度。
5 小结
详细介绍了可编程数字下变频器AD6634的结构和特点，提出一种基于AD6634的通用中频软件无线接收系统的设计方案，给出了AD6634的外围器件选择方向，讨论了AD6634主要参数的设置方法。文中介绍的软件无线电接收系统充分体现了软件无线电的可编程性和可重构性，具有重要的实用价值。