利用 Virtex-4 器件实现 QDR II SRAM 接口

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概述：
        本应用指南说明了利用 Virtex™-4 器件实现 2 字或 4 字突发四倍数据速率 (Quad Data Rate, QDR™II) SRAM接口及其时序的详细信息。此综合参考设计利用 Virtex- 4 系列独有的 I/O 和时钟控制功能，实现了很高的性能水平。

        本解决方案中介绍的直接时钟控制方法在最大程度降低资源使用的同时，大大简化了 FPGA 中的读数据采集任务。此方案提供了一个简单的用户接口，可通过利用一个或多个 QDR II 接口简便地集成到一个完整的 FPGA 设计中。

        QDR SRAM 器件为满足更高的带宽存储要求而开发，以网络和电信应用为目标。基本 QDR 架构具有独立的读、写数据通路，便于同时操作。每个时钟周期内，两个通路均使用双倍数据速率 (DDR) 发射发出两个字，一个在时钟上升沿发出，一个在时钟下降沿发出。结果，在每个时钟周期内会传输四个总线宽度的数据（两个读和两个写），这就是四倍数据速率的由来。

        QDR I 和 QDR II 的规范由 QDR 联盟（Cypress、IDT、NEC、Samsung 和 Renesas）共同定义和开发。有关 QDR 规范、QDR 联盟和 QDR 存储器产品的其他信息，请参考“附录”。

        QDR 存储器器件以 2 字突发和 4 字突发架构提供存储器器件。针对每个读或写请求，2 字突发器件传输两个字。DDR 地址总线用于在前半个时钟周期允许读请求，在后半个时钟周期允许写请求。与之相反，4 字突发器件针对每个读或写请求传输四个字，这样便只需要一个单倍数据速率 (SDR) 地址总线，能最大程度地利用数据带宽。读、写操作请求必须在交替的时钟周期（即不重叠）内进行，以分享地址总线。

        本应用指南中讨论的参考设计针对的是 2 字或 4 字突发 QDR II SRAM 器件。QDR II 架构的独特性能之一是源同步时钟 (CQ) 输出，它与器件输入时钟 (K) 频率锁定，与通过读通路输出 (Q) 传输的数据边沿对齐。CQ 时钟输出使用 QDR II 存储器器件内的延迟锁定环 (DLL) 电路重设时间，使其与 Q 数据输出对齐。对于在远端器件（在此设计中为 Virtex- 4 器件）上进行的读数据采集操作，此种时钟前向（亦称源同步）接口方法允许较长的时序余量，并且使我们得以实现在此参考设计中使用的简单而精致的直接时钟控制方法。本应用指南将详细讨论该方法。

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