beeprog+编程器主控制部分架构探讨

liyf 发表于 2013-10-24 20:30:08

beeprog+编程器主控制部分主要由fpga xc2s50实现，负责与并口、usb接口通讯，同时控制内存的读写，实现数据的缓存，以及与pic18f242通讯实现编程电压的控制，通过另一片fpga xcs05实现到zif座的io路由

xc2s50与内存接口

xc2s50与cy7c68013接口，中间插针就是与并口连接

xc2s50与pic通讯，实现编程电压，过流过压保护，当然还有序列号的读取

这就是保存那个序列号的芯片，ds2432，带加密保护的

xc2s50与xcs05实现zif座的io通讯，旁边电路为io保护用的

两片fpga的配置方式是以并行方式配置还是以菊花链形式，还有待考证，当然菊花链的可能性更高。
在板上没有找到大容量的配置芯片，通过pic实现配置的可能性比较小，当然先由pic实现配置，然后再通过pc传输的数据进行局部动态重构也是可行的，这些都是要具体研究线路才可确认。
先留下各种可能进行探讨也是不错的学习方式。

program 发表于 2013-10-25 09:45:25

配置是由PIC—>xc2s50->xcs05，即上电后USB通知pic去配置XC2S05，然后XC2S05在配置xcs05.

program 发表于 2013-10-25 09:46:20

这里没有看见PULL UP pown down 电路.

liyf 发表于 2013-10-25 10:13:08

program 发表于 2013-10-25 09:45
配置是由PIC—>xc2s50->xcs05，即上电后USB通知pic去配置XC2S05，然后XC2S05在配置xcs05.

开始我也是这么想的，但是两个FPGA的配置数据不小，在板上没有发现大存储器，pic那点空间远远不够，所以才有上面想法，采用菊花莲形式电路简单，并口、u口都可以方便实现

program 发表于 2013-10-26 18:51:26

动态

program 发表于 2013-10-26 18:51:51

PULL 的部分？？？

liyf 发表于 2013-10-26 19:12:25

program 发表于 2013-10-26 18:51 static/image/common/back.gif
PULL 的部分？？？

这个不在主控部分的，那个是全驱的一项:lol

program 发表于 2013-10-26 19:26:10

没有看见哦

program 发表于 2013-10-26 19:34:03

这个板子看着比较爽的另外一点是板子上的元器件标的都很清楚。

liyf 发表于 2013-10-26 20:59:01

program 发表于 2013-10-26 19:34 static/image/common/back.gif
这个板子看着比较爽的另外一点是板子上的元器件标的都很清楚。

beeprog+的零件参数都标出的，除了部分ic

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