某型雷达回波仿真器的实现方案

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雷达能接收到正常的回波信号，是检测雷达接收机是否正常工作的重要指标，但是雷达要接收到回波，必须经常开发射机，这在实际教学过程中存在一定的困难。首先，是雷达教学常置于室内，不能直接开发射机；其次，经常开发射机，使发射机行波管的寿命降低。因此，研制雷达目标回波仿真器，有效地解决了实际教学过程中检修雷达接收机系统的困难。1 数字射频存储器(DRFM)    雷达目标回波距离模拟器，大都采用数字射频信号存储(DRFM)技术实现。其原理是将雷达的射频脉冲信号保存一定的时间，需要时再恢复出数据。射频信号处理存储器主要分为模拟射频存储器(AMRF)和数字射频存储器(DRFM)。    数字射频存储器(DRFM)采用高速采样和数字存储作为技术基础，具有对射频和微波信号的存储和再现能力。该技术通过对被侦收雷达信号的存储和再现处理，出于电子对抗的目的，产生虚假雷达目标信号去欺骗敌方雷达系统。而随着电子材料技术的发展，该技术关键器件的研制成功，使得这一领域的产品设计朝着模块化、软件化的发展更深一步。2 雷达回波仿真器实现方案    在本仿真器的设计中，主要是完成雷达回波信号的高逼真目标仿真，其内部采用单通道DFFM结构，在较窄的频带范围(△b)内，将雷达接收机的120 MHz中频信号S(t)i经过二次变频得到20 MHz的基带信号，进行相干储频，利用软件实现信号的连续延迟。根据测试需要，将目标从存储器中读出，转换成模拟信号输出。可同时模拟多路固定目标，并且回波信号按频率不同分为中频回波信号和视频回波信号两部分，两部分信号均设有一定的调节范围。其杂散抑制可达45 dbc，推广应用可精确测量雷达的改善因子。    其中雷达信号经检波获得的ST信号一路作为可编程逻辑器件(CPLD)的启动信号，另一路作为雷达的零距离脉冲。    本方案的原理方框图，如图l所示。

2．1 系统的量化噪声    该目标仿真器今后的推广应用，是能精确测定雷达的改善因子。根据实际情况设计雷达的抗地物杂波干扰指标为：改善因子≥40 db，所以在器件的选择时要充分考虑这一点。A／D变换器采用ADI公司的AD907l，该芯片为10 bit。100 Msps ADC，在信号满量程变换的条件下，量化引起的信噪比：SNR≈6．02×10+1．76=61．96 db，这一计算结果能满足杂散抑制≥45 dbc的设计指标要求。2．2 ND、D／A采样频率的选择    该储频方案采用单通道幅度采样DRFD方式。假设经过二次变频后的输入信号频率范围为[f0一△b／2，f0+△b／2]，为了抑制上、下变频时的高次交调，中心频率f0与相应带宽△b应满足   

    根据奈奎斯特采样定理，采样时钟的频率fc应满足   

    将式(2)带入式(1)，得f0=4△b    采用的雷达中频带宽为△b=12 MHz，故选用可满足高速采样。取自雷达的频综。2．3 AD603的增益控制    AD603是ADI公司利用它的X—AMP专利技术设计出的精密指数放大器。这种放大器在施加的控制电压和产生的开环增益之间，存在着线性分贝关系。这种放大器可以提供275 V／μs的转换速率，对应90 MHz的带宽提供一11"+30 db的可变增益范围，同时还具有

的超低输入噪声频谱密度。    AD603的增益控制实现，如图2所示，当送给A／D转换器的信号超过量程时，A／D(在此选择A／D9071)的OR端输出溢出脉冲。根据一定时间(本方案区10 ms)读取的溢出数，作为调整AD603增益的根据，由CPU通过AD558实现。


                          
                       
                          
                                2．4 双端口存储器的工作模式    双端口高速数字存贮器是实现储频技术的关键器件。本方案选择CYPRESS公司的CY7C09279V一6芯片。这是一片16 bit、存贮深度达32 kb的高速COMS存储器，它内部含有两个完全独立的输入、输出端口，允许在同一时间内对同一内存单元进行数据存取。数据存取最短时间为6．5 ns，最多可存储320μs长度的延迟数据。它具有直通模式(数据建立时间tcd=18 ns)和流水线模式(tcd=6．5 ns)两种方式，本机采用了边读边写的流水作业模式。    DRFM的流水线模式对于重复频率较低的脉冲体制雷达，允许有长时间的目标延迟而不会产生距离模糊，“先进先出”的流水模式没有任何问题。但当雷达工作在高重复频率下，较长的延迟时间就会产生距离模糊。如图2所示(tr>Tr)。方中案研究的“侦察校射雷达回波仿真器”对应的是高、低重频交替工作的脉冲体制雷达。因此，在高重频状态下，需增加“循环读写”工作模式，解决距离模糊问题。

2．5 可编程逻辑器件的应用    存储器的写、读控制需要较高的时钟频率及较快的指令周期，这一点，利用软件很难实现。随着高速大容量可编程逻辑器件(CPLD)的出现，使得利用硬件电路代替软件来完成高速系统的控制完全成为现实。本方案中选用EPM7256作为存贮器的延迟控制及多目标形成。该系列器件提供多达5 000个可用门和系统可编程(ISP)功能，其引脚到引脚延时快达5 ns，计数器频率高达175．4MHz，特别适用与实现高速、复杂的组合逻辑，8 MHz采样速率时正交解调输出波形，如图4所示。目前在CPLD中分别完成了高重频目标、低重频目标的读、写控制、相干多目标的形成、增益放大器的电平控制等多项功能。

2．5．1 低重频目标形成    将雷达中频脉冲变频后解调下来，其包络ST作为CPLD的启动信号，形成写信号的前沿，将ST延迟2个机器周期后，利用其后沿来关断写脉冲，这样形成的写信号CEIL要比ST延迟2个机器周期，确保雷达中频脉冲完全写入存贮器件中。键盘输入的延迟值，经锁存器后到达比较器的输入端，同写前沿相比形成迟延后的读脉冲前沿。同时ST信号还要作为一路数据，与A／D形成的DATA一起写入存储器，在读脉冲前沿作用下被读出，形成STN信号，其后沿用于关断读脉冲。2．5．2 高重频目标形成    仿真器在判断出当前为高重频状态后，向CPLD发出“清零”信号。CPLD依据该信号形成周期为300μs、宽度为10 ns的写脉冲信号，将A／D变换后的雷达中频每隔300μs重复写入双端口的左口，同时右口连续输出。这种方式每隔一定时间将左右口地址清零一次，两口清零的时间延迟按照所要求的距离延迟设置。写脉冲与延迟值一同送往比较器，形成具有一定延迟值的读脉冲。“循环读写”工作模式要求存储器的时间长度应大于最大延迟时间。2．5．3 数字调制器    处于提高信杂比的目的，将存储器的数据输出至CPLD中。在CPLD中设计一组数字调制器，它由若干与门与10根数据线组成，与门的输出受控于读信号“ST”，旨在需要回波信号的期间，有信号输出至D／A，这将有效改善输出的通断比。    在芯片内还设计了A／D、D／A的100 MHz时钟形成电路，对外部高、低重频的判断相应电路以及A／D溢出个数的计数电路等。    该设计经过了电路检测、逻辑仿真(前仿真)、时序仿真(后仿真)及定时分析，达到了设计预期。3 结束语    通过设计并将其应用于实践，该雷达目标仿真器能有效模拟雷达回波的中频信号和视频信号，通过相应的探头将信号引入接收系统，作为接收系统后级电路的输人信号，检测接收系统是否工作正常。该雷达目标回波模拟器的研制，可以有效提高雷达发射机的工作寿命，同时大幅提高对雷达接收系统的检测和维修能力。