一种MCU时钟系统的设计

liyf · 发表于 2014-10-5 10:51:46

一种MCU时钟系统的设计

摘要：介绍了一个基于ＭＣＵ内核的时钟系统的设计，给出了其电路结构并详细地分析了系统的工作原理。该系统能生成两相不重叠时钟，利用静态锁存器保存动态信息，提供三种电源管理方式以适应低功耗应用。在上华（ＣＳＭＣ）０．６μｍ工艺库下，利用ＣａｄｅｎｃｅＥＤＡ工具对电路进行了仿真，仿真结果验证了设计的准确性。 关键词：微控制器时钟系统两相不重叠时钟
时钟系统是微控制器（ＭＣＵ）的一个重要部分，它产生的时钟信号要贯穿整个芯片。时钟系统设计得好坏关系到芯片能否正常工作。

在工作频率较低的情况下，时钟系统可以通过综合产生，即用Ｖｅｒｉｌｏｇ／ＶＨＤＬ语言描述电路，并用ＥＤＡ工具进行综合。然而，用工具综合存在电路性能低、优化率不高的问题，不适合应用在各种高性能微处理器芯片上。而采用人工设计逻辑并手工输入电路图甚至物理版图的方式，能使设计的电路灵活，性能更好。基于这些考虑，设计了一个ＭＣＵ时钟系统。
１基本时钟输入的选择
ＣＰＵ核分微处理器（ＭＰＵ）和微控制器（ＭＣＵ），两者的基本时钟一般都以单频方波的形式提供。时钟有三种产生方式：
（１）用晶体振荡器产生精确而稳定的时钟信号；
（２）用压控振荡器产生可调频率范围较宽的时钟信号；
（３）结合以上两种技术，用压控振荡器生成时钟信号。
基本时钟信号的产生可以有芯片外和芯片内两种方法。但是时钟信号必须是稳定的信号，对于稳定度要求特别高的场合（如ＭＰＵ和ＭＣＵ），采用芯片外提供是必不可少的。故本设计采用外接晶振的方法。

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一种MCU时钟系统的设计

2014-10-5 10:51 上传

２两相时钟方案
时钟技术是决定和影响电路功耗的主要因素，时钟偏差是引起电路竞争冒险的主要原因。为了消除竞争、提高频率、降低功耗，在基本时钟方案方面，ＭＰＵ和ＭＣＵ一般有三种选择：单相时钟、多相时钟和沿触发方案。在当前的设计中，沿触发方案由于在数据传递方面有一定困难已很少被使用。单相时钟方案因为在时序和传输上比较简单可靠，在所有的方案中使用的晶体管也是最少，所以被一些高性能芯片使用，如ＤＥＣ公司现被ＨＰ公司并购　的Ａｌｐｈａ２１６６４微处理器。但是，对ＣＭＯＳ电路来说，采用单相时钟就无法使用动态电路，而且因组合逻辑块中逻辑元件的速度高低都受到限制而呈现困难。
图１是一个单相有限状态机，圆圈内为组合逻辑块ＣＬ。

设ＴＬ＋ＴＨ＝ＴＰ，其中ＴＰ为时钟周期，ＴＨ和ＴＬ分别为时钟高电平和低电平时间。如果要使时钟定时与数据无关，则最长的传播延迟必须小于ＴＰ，信号（甚至可能是由于内部竞争冒险产生的尖峰所造成的假信号）到达ＣＬ输出端可能取的最短时间必须大于ＴＨ。令τＣＬ代表ＣＬ延迟范围，则：
ＴＨ＜ τＣＬ＜ＴＰ（１）
（１）式表明，信号通过ＣＬ的每一个延迟都必须介于ＴＨ和ＴＰ之间。正是这种双边约束特性使单相时钟难以实现。对于多相时钟，则可以消除这种双边约束，而使其转化为单边约束。图２（ａ）所示为采用两相非重叠时钟Φ１和Φ２（Φ１×Φ２＝０），对应时钟波形示于图２（ｂ），Ｔ１和Ｔ３分别是Φ１和Φ２为高电平时的时间，Ｔ２是Φ１到Φ２之间电平为低的时间，Ｔ４则是Φ２到Φ１之间电平为低的时间。当Φ２电平变高时信号开始通过ＣＬ传输，并且必须在Φ１电平变低之前结束。于是得：
τＣＬ＜Ｔ１＋Ｔ３＋Ｔ４或 τＣＬ＜Ｔｐ－Ｔ２（２）
其中，Ｔｐ＝Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４

图4 二分频电路及时钟驱动器

这样就可把双边约束（１）式简化为单边约束（２）式了。无论是有效信号或是无效信号，都可以以任意快的速度通过ＣＬ而不会造成竞争。
当然，相数过多又会使设计复杂度提高，因此这里选择了两相不重叠时钟。
３时钟系统逻辑电路设计
３．１两相不重叠时钟产生的方法
两相不重叠时钟产生电路如图３所示。ｃｌｋ为外部晶振产生的送入ＭＣＵ的单相时钟，Ｉ１是ＭＣＵ内部产生的保护信号，正常工作时Ｉ１为低电平，发生故障时如由于噪声干扰导致ＰＳＥＮ和ＲＤ、ＷＲ同时有效的错误发生时　Ｉ１变成高电平而关闭时钟；当系统复位时，会使得图３中Ｉ１为低电平，恢复ｃｌｋ的输入。由于正常情况下ＰＤ为低电平，所以ｃｌｋ等同于经过三个非门变成图中的单相输入信号，加到用“或非”门交叉而构成的Ｒ－Ｓ触发器，单相时钟从左边加到一个“或非”门上，反相后加到另一个“或非”门上，这样得到的ＣＫ１和ＣＫ２是不重叠的。单相时钟与双相时钟的对应关系如图３所示。
当信号Ｖ变成高电平时（因为正常工作时ＰＤ一直保持为０），Ｍ１管关断，信号就一直保存在静态锁存器中。每当时钟信号变高时，就把静态锁存器的输出传给Ｗ，使得Ｗ一直处于低电平而不影响“或非”门Ａ１，故图３中Ａ１可以简化为二输入。
在时钟受到一个逻辑信号（也就是门控时钟）控制的情况下，可能会有一些动态节点不被刷新。为了避免这种错误，采用由一个ＮＭＯＳ控制管Ｍ２加两个交叉耦合反相器组成静态锁存器。其中反馈管采用的倒比Ｗ／Ｌ很小（＜１），可以作为电平恢复器件，这样有利于保存信息。

３．２二分频电路
通常把一周期指令的执行时间称为一个机器周期，并进一步划分为２～６个状态（高速ＭＣＵ到标准ＭＣＵ），每一状态有两相时钟，即为两个节拍，每个节拍持续一个振荡周期。如何向芯片内部提供一个两节拍的时钟信号呢？这就需要二分频电路对外部振荡信号进行分频，使得在每个时钟的前半周期，节拍１信号有效；后半周期，节拍２信号有效。
二分频电路是由两个静态锁存器组成的触发器，如图４所示。其中ＣＫ１和ＣＫ２是两相不重叠时钟，当ＣＫ１＝０，ＣＫ２＝１时，静态锁存器ｂ的输出经过一个反相器提供ＣＫ３和ＣＫ４，使得ＣＫ３＝０，ＣＫ４＝１；经过半个周期后，ＣＫ１＝１，ＣＫ２＝０，Ｍ４断开，低电平信号存储在静态锁存器ａ中，使ＣＫ３的值不变，这样ＣＫ３延续了一个周期的低电平（高电平），就形成了两分频，如此形成的时钟信号周期增加一倍。ＣＫ４由ＣＫ３经过一个反相器形成，两者相位相反。
３．３时钟驱动器及分配
影响时钟偏差主要有以下几个因素：
·连接时钟数的连线；
·时钟数的拓扑结构；
·时钟的驱动；
·时钟线的负载；
·时钟的上升及下降时间。
在ＭＣＵ内部，时钟信号要驱动大的负载，是负载最重的信号，有可能导致电路延时和时钟偏差。消除的方法之一是增强驱动能力。设计的驱动器如图４（二分频电路除外）所示。最初的时钟信号由二分频电路输出的ＣＫ３和ＣＫ４提供。值得注意的是，为了提高翻转速度增加了旁路管，即ＰＭＯＳ晶体管Ｍ５、Ｍ７和ＮＭＯＳ晶体管Ｍ６、Ｍ８，而且它们的Ｗ／Ｌ比要取得足够大如设计的为３５０／１，这样就不需要外部附加自举电容。当然为了防止导通电流过激（ｄｉ／ｄｔ），可以加入电阻起稳定作用。该时钟驱动器的一个重要特点，就是所产生的两相不重叠时钟的相位与时钟负载无关，输出Ｃｌｋ３和Ｃｌｋ４能高到ＶＤＤ电平和低到地电平。

图6 IDL控制通生CPU内部的时钟信号

在ＭＣＵ内部合理分配时钟网络。通常有两种方法：线形缓冲和树形缓冲。考虑到ＭＣＵ内部时钟负载比较大，采用图５所示的树形缓冲将时钟电路分成若干分支。时钟分配的各个分支在各级之间具有相同的相对扇出，同时每个分支所带负载数目基本相同，因为不平衡的分支是时钟歪斜的主要原因。
３．４低功耗设计
低功耗设计要求时钟网络尽量简单，晶体管尺寸尽量小，并且应尽量减少不必要的电路节点翻转，所以设计的ＭＣＵ一方面要大量采用只有三个元件组成的静态锁存器，参见图３；另一方面要有三种工作功率管理模式，即正常、空闲、掉电三种方式，以满足低功耗方式的应用。因此，内部所使用的时钟分三类，第一类送入部分控制器和数据通道（ＣＰＵ核），在低功耗方式（空闲）下时钟关闭，如图６中的Ｃｌｋ５和Ｃｌｋ６；第二类用于控制定时器，如Ｃｌｋ１和Ｃｌｋ２；第三类则用于控制中断电路和串行口的时钟，如Ｃｌｋ３和Ｃｌｋ４。后两类不受低功耗方式的限制。
（１）在掉电方式（ＰＤ＝１）下，时钟信号发生器及内部所有的功能部件都停止工作。如图３所示，ＰＤ＝１时，封锁一个“与非”门和一个“或非”门，使Ｖ一直为低电平，输给Ｒ－Ｓ触发器的单相时钟的状态被固定，或为低电平或为高电平，这样整个芯片的时钟信号被冻结。
（２）在空闲方式（ＩＤＬ＝１）下，时钟信号继续提供给中断逻辑、串行口、定时器，但ＣＰＵ的时钟被切断了。如图６所示，ＩＤＬ＝１时，“或非”门输出为低电平，“与非”门输出为高电平，通过时钟驱动器使得Ｃｌｋ５＝１、Ｃｌｋ６＝０，这样通往ＣＰＵ的信号就被冻结了。

图7 用CSMC 0.6um工艺库对时钟电路的逻辑仿真

４设计验证与总结
综合图３、图４、图６就构成了整个时钟系统。为了对电路进行逻辑仿真，首先在ＣＡＤＥＮＣＥ的Ｃｏｍｐｏｓｅｒ－ｓｃｈｅｍａｔｉｃ中调用ＣＳＭＣ０．６μｍ标准单元工艺库，设置好管子参数，画出电路图。然后进入ＡｎａｌｏｇＡｒｔｉｓｔＳｉｍｕｌａｔｉｏｎ环境进行参数较理想化的电路仿真。其中ｃｌｋ的脉宽为０．５μｓ，周期为１μｓ，将各种信号（如ＰＤ、ＩＤＬ）的上升时间和下降时间设置为０．００２μｓ整个仿真时间取１６μｓ，参考电压为５Ｖ，得到的仿真结果如图７所示。可以看到Ｉ１＝１时，通往内部的各时钟信号被封锁；ＰＤ＝１时，所有时钟（Ｃｌｋ１～Ｃｌｋ６）被冻结；而ＩＤＬ＝１时只有通往ＣＰＵ的Ｃｌｋ５和Ｃｌｋ６被冻结，因此各信号满足设计要求。

李小路 · 发表于 2021-6-25 09:23:11

谢谢分享！

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