《玩转IP core》之三：统一行动听指挥

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今天，我将带领大家来个缩骨大法，将我们缩小到原子的尺度，来参观FPGA/ASIC的内部风景。新《旅游法》已经实施了，本次旅游绝无自费项目和强制消费，请诸位放心。尚未买保险的客人们，请与与非门联系购买事宜。
       
        各位游客，现在我们正沿着PCB数据大道，走向芯片大厦----就是大家眼前的巨大的、银色的大厦。我是本次旅行的导游，敝姓十，大叫可以叫我十导。路途之中，为了大家不感到无聊，本人先给大家略略介绍一下，什么是数字电路的时钟。
        数字电路中，时钟是整个电路最重要、最特殊的信号。
         
        第一：系统内大部分器件的动作都是在时钟的跳变沿上进行，这就要求时钟信号时延差要非常小，否则就可能造成时序逻辑状态出错。
        第二：时钟信号通常是系统中频率最高的信号。
        第三：时钟信号通常是负载最重的信号， 所以要合理分配负载。
       
        好的，今天的参观，我们就从芯片的时钟树结果开始。由于上面介绍的特点，在芯片这类可编程器件内部一般都设有数量不等的专门用于系统时钟驱动的全局时钟网络，这种网络就叫做时钟树。
       
        从顶端看下去，可以看到从相同的时钟管脚开始向下延伸，如同人类的血液系统，芯片中的时钟信号呗传递到各个寄存器。这个时钟，到达远端的寄存器，需要经过漫长的电路，所以片外的时钟芯片需要被锁定和增强，才能够驱动这数以亿计的寄存器。不仅如此，为了达到系统同步的目的，所有寄存器的时钟信号到达时刻允许的差别（时延，用洋文说就是skew）也需要特
       
        别的小。还需要考虑信号的完整性问题。妈妈咪啊，这些看起来似乎很难。套用一句13年春晚里面的台词：幸好，我们不必操心这些。
       
        话虽如此，如果你抱着“事不关己，高高挂起”的态度，乱设计系统的时钟的话，后端设计工程师绝对会带着刀子找你拼命的。不要叫别人打你个满脸桃花开，你才知道花儿为什么这样红。“本是同根生，相煎何太急”啊，兄弟。
       
        大伙，随我来，将会看到四座巨大的雕像。这几座雕像以后现代解构主义的手法，表现了四种不同的时钟形式。
       
        第一位是大名鼎鼎（小名吗不清楚）的全局时钟（Global Clock）。它是由片上的时钟管脚引入，经过锁相和放大之后，输出给寄存器的稳定、可靠的信号。这种时钟的时延被设计的最小，相对时延也最小。
         

       

       
        图1（点击图片查看大图）

        第二座是为了纪念数字逻辑设计里面愚蠢的时钟：门控时钟。这种时钟从一些信号经过组合逻辑产生，表面上看着一个字：美。但是，既然设计中连时钟的同步都做不到，难道组合逻辑的同步就那么简单吗？答案是：（做到同步）这个真的没有。于是，麻烦来了，这个组合逻辑的时钟，也会上窜下跳的了，整个一个孙猴。试问，这种时钟谁敢用？哪个艺高人胆大的，来试试？
         

       

       
        图2（点击图片查看大图）

       
        下来，为了体现ＩＱ无下限，我们见到了第三座雕像：多级逻辑时钟。它不仅仅用了组合逻辑还加入了前级寄存器的输出。所谓，毛刺也无极限啊。哪个艺高人胆大的，想来试试？
         

       

       
        图3（点击图片查看大图）

       
        最后也是一个“英明”的设计：行波时钟。如同莫小贝的最爱----糖葫芦，上级寄存器的输出作为下级寄存器的时钟逐次传下去。理论上，行波时钟可以非常完美的运行下去。但是，在这里总是有但是的，但是，考虑到这些寄存器时间的时钟的时延控制的难度，我们不得不说：行波链上的时钟波动会变得极大，最终破坏整体时延要求，使得系统的整体工作时钟严重降低。
         

       

       
        图4（点击图片查看大图）

       
        有诗赞曰：芯片设计万万千，抓住时钟是关键。四大金刚长得帅，修得正果唯全局。
        有的客人会说了：不是有多时钟系统吗？多时钟是有的，但是或者需要通过同步化，或者不同时钟系统之间需要某种隔离。这两个技术，在后面的讲座中，都是会遇到的。
        下来，我们会进入时延实验室，免费体验一下信号的时延。下图是一个信号有全0变为全1的例子，可以看出不同阶段的信号变化时机不完全一致。只有后仿真的结果，才是与系统比较契合的。所以，如果只做前仿真，再快的时钟也是可以的。
         

       

       
        图5（点击图片查看大图）

       
        但是，如果在后仿真阶段，时钟快到了低于系统的处理时延，麻烦就来了。见下图，如果时钟上升沿在信号变化的中间，那么输出信号就不是”1111”而是”1011”。你就摊上事了，摊上大事了。另外，还有一点，信号的位宽越大，那么对应的处理时延和skew也会越大，这点很重要。

       

         
        图6（点击图片查看大图）

       
        各位游客，今天的旅行到此就结束了。欢迎下次光临。
         
        《玩转IP core》之一：我们的目标是ASIC
        摘要：具体到一个产品里面，到底是采用FPGA还是ASIC，这个问题是多方面确定的。简单说，如果产品出货量小、时间紧、生命周期短，那么FPGA比较适合；反之就建议ASIC。但是，也不是完全绝对的，就像很难说少林和武当那个更牛一样。
         
        《玩转IP core》之二：所见非所得
        摘要：Verilog语言是由Gateway设计自动化公司的工程师于1983年末创立的；VHDL语言诞生于1983年，1987年被美国国防部和IEEE确定为标准的硬件描述语言。这个古人也“古”不到哪里去。上板砖！
         
        《玩转IP core》之三：：统一行动听指挥
        摘 要：现在我们正沿着PCB数据大道，走向芯片大厦----就是大家眼前的巨大的、银色的大厦。我是本次旅行的导游，敝姓十，大叫可以叫我十导。路途之中， 为了大家不感到无聊，本人先给大家略略介绍一下，什么是数字电路的时钟。数字电路中，时钟是整个电路最重要、最特殊的信号。
         
        《玩转IP core》之四：踏雪寻熊---面积与速度的协调
        摘 要：具体到我们的FPGA/ASIC设计，这个“鱼”就是面积，而“熊掌”时钟频率（速度）。能不能很好的协调面积与速度的关系，是衡量一个数字逻辑设计 工程师能力的一个重要标准。在本讲座的第二篇里面，会说明各种单元模块的不同面积和速度的基本解构；在第三篇中，则会通过例子，介绍如何在系统中很好综合 考虑两者的关系，选择比较合适的实现解构。
         
        《玩转IP core》之五：测试向量生成
        摘要：在不考虑电源输入的前提下，在我们系统/板子上，能够不依靠其他外界输入而产生输出信号的器件有木有呢？当然有，而且必须有，那就是大名鼎鼎的晶振了，用来产生我们说过的、对以系统极端重要的系统时钟信号。
         
        《玩转IP core》之六：程咬金的三板斧--系统基本结构
       
        摘要：今天我们开始进入本讲座的第二部分：单元篇。大家将会发现，我们在基本单元设计里面，也就是三板斧：查找表、时分复用和流水线。但是，我们比程大将军稍稍高一点，我们会把这三招糅合，能产生变招。
         
        《玩转IP core》之七：一个计数器引起的思考
        摘 要：设问句：在进行一个计数器单元设计之前，我们需要什么前提条件呢？首先，需要功能描述（一个计数器嘛，不就是在不是复位“RST”的状态，每来一个时 钟内部/输出加一吗？还描述什么啊？磨洋工吧？----“非也，非也”，这个还是要描述一下。至少我们需要知道一下计数器的内部位数吧？也就是，计数器加 到多大回到0。）另外，就象我们在前面“菜谱”那一讲里面说过的，需要了解系统需要的时钟频率。
         
        《玩转IP core》之八：小学一年级水平，加法器的结构
        摘要：工程设计里面有一个原则：从简单做起。这里面还有一个小故事，今天就不讲了。现在，我们先瞧瞧最简单的一个比特位宽的加法器：半/全加器。全加器的输入为三个一比特的信号a0、a1，还有低位的进位c0；输出也是两个一比特的信号：结果s和进位位c1。
         
        《玩转IP core》之九：小学二年级水平，乘法器的结构
        摘 要：大伙儿已经通过两次讲座，了解了计数器和加法器大体结构。大家不难发 现，同样的一种功能，可能由于需要、工作频率和代价的不同要求，存在若干种不同的结 构。这些结构如何选择，实际上是一个艰难的选择。这些选择，很多时候都是靠一个工程师的经验（我们老年人也就靠这个混口饭吃了。要不就被“长江后浪推前 浪，前浪死在沙滩上”了）。
         
        《玩转IP core》之十：除法器的结构
        摘 要：如果各位在加法器和乘法器里面可以欣赏到了变化多端的话，那么在下不得不很遗憾的通知诸位：除法器里面大家只能看到“自古华山一条路”。不是 我保守，是除法这个东西的本性。用《数学分析》里的说法，加法和乘法都是线性运算满足交换律的，除法是非线性运算不满足交换律的。这是数学上的根子，可以 用来唬人。
         
        《玩转IP core》之十一：非线性求值的孤独九剑,CORDIC方法
       
        摘要：现在来个“师夷长技以制夷”，给大家画画CORDIC的流水线（因为是小数运算，假设实数“1”为十六进制的全1，实数值就可以折算了。这是普遍的技巧，不详述。）。还有一个小技巧就是由于每步的放大作用，公式里预先收缩了一把。
         
        《玩转IP core》之十二：电路串串香，D触发器链  
        摘 要：今个儿寡人给大家讲点有“理论”的：CRC校验（循环冗余校验 码，Cyclic Redundancy Check）和编码器。CRC校验的目的就是看接收的一串比特和原来发射的是不是一致，有没有接收误码。CRC在编码界的春典，就是“gCRC16(D) = [D16 + D12 + D5 + 1]”和“1 0001 0000 0001 0001”。给大家一个口诀：“延时触发串一串，遇到一字砍一段。输入牵来异或算，输出导出入口看。”
         
        《玩转IP core》之十三：简直的层层叠，FIR滤波器的串联实现
       
        摘要：今天我们继续信号处理的行程，给大家介绍FIR滤波的串行实现。却说“请介绍FIR滤波器和IIR滤波器的差别”，这可是一道非常典型的面试题。这道题目类似于《哈利波特》里面那个“分院帽”的作用，当然这个题目里面没有宝剑。
         
        《玩转IP core》之十四：我的地盘我做主，锁相与分频
        摘要：在 做设计的时候，谁都希望片子的输入时钟是稳定的、可靠 的，并且和我们系统的采样频率是一致的。这是最理想状态。可惜啊，希望是丰满的，现实是骨感的。很 多时候，情况并没有这么理想。这种时候，就需要我们自己调节系统时钟，达到系统工作的目的了。不是大伙儿“无知者无畏”，是不得不为啊。实际上，在很多通 讯系统中，对于系统时钟的调节都是不可避免的。
         
        《玩转IP core》之十五：国球与其它，输入输出介绍
        摘 要：我们现在正式为《第三篇：系统篇》剪彩（哗哗哗，掌声响起来，我心更明白…）。在这一部分里面，会在更高的层次上，分析设计问题。大伙儿不仅 仅能看到《单元篇》里面的各个部件的应用，而且会发现系统绝对不是单元的简单的搭积木。在整个讲座里面，“变化”是永远的主题。
         
        《玩转IP core》之十六：来个批发价，多路数字中频系统设计
        摘要：数字中频主要分两种类型：数字上变频（DUC）和数字下变频（DDC），它们的主要功能是相反，但原理和实现的方法是十分相似。由于FIR滤波器里面讲的是下采样的例子，这里也就以数字下变频作为例子，这样匹配。
         
        《玩转IP core》之十七：看客做饭，CDMA接收机的同步
        摘要：这一讲里面会介绍CDMA系统的同步部分，这不是重点。关键是，大伙儿会看到同样的算法，在终端和基站侧由于系统用户数目不同，会有不同实现。这是给大家的一个启示：不能因循守旧，要与时俱进。
         
        《玩转IP core》之十八：磨刀不误砍柴工，程序的风格
        摘要：“代 码风格和规则”这个问题，很多人看来不是十分重要。但是，我问问大伙儿几个现象，看看是否遇到过？过了三个 月，读不懂自己的程序的，有木有？看别人代 码，赶脚不如自己重写的，有木有？做C代码的，竟然能看懂你的程序的，有木有？调试的时候，感觉是老虎吃天----无从下口，有木有？如果有，以老衲的经 验，多多少少和“代码风格和规则”有些瓜葛。
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