基于FPGA和多DSP的多总线并行处理器设计

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设计了一种用于目标识别与定位的基于ＦＰＧＡ和多ＤＳＰ的多总线并行处理器，其特征在于将ＦＰＧＡ作为系统数据缓存、通信与控制中枢，以此为核心，通过数据与控制总线联接端口控制ＣＰＬＤ芯片，通过ＥＭＩＦ总线分别联接ＤＳＰ （Ａ）、ＤＳＰ （Ｂ）和ＤＳＰ （Ｃ）处理芯片；端口控制ＣＰＬＤ芯片的输入端联接多路并行ＡＤＣ模数转换芯片，输出端口联接ＬＣＤ输出显示模块；有源晶体振荡器与ＦＰＧＡ芯片联接，ＦＰＧＡ芯片将有源晶体振荡器分为４路时钟信号输出，分别输出到ＣＰＬＤ和３片ＤＳＰ芯片；设计改进了传统采用单ＤＳＰ搭建信号处理器模式，实际测试的系统内部数据传输速度达到１００Ｍ，系统最大处理能力可以达到７２００ＭＩＰＳ，具有功能强、性能指标高、结构紧凑的优点。

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