基于VHDL的串口RS232电路设计

liyf

1 引 言

随着电子技术的发展，现场可编程门阵列  FPGA和复杂可编程逻辑器件CPLD的出现，使得电子系统的设计者利用与器件相应的电子CAD软件，在实验室里就可以设计自己的专用集成电路ASIC器 件。这种可编程ASIC不仅使设计的产品达到小型化、集成化和高可靠性，而且器件具有用户可编程特性，大大缩短了设计周期，减少了设计费用，降低了设计风 险。目前数字系统的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下地逐层完成相应的描述﹑综合﹑优化﹑仿真与验证，直到生成器件，实现电 子设计自动化。其中电子设计自动化（EDA）的关键技术之一就是可以用硬件描述语言（HDL）来描述硬件电路。  VHDL是用来描述从抽象到具体级别硬件的工业标准语言，它是由美国国防部在80年代开发的HDL,现在已成为IEEE承认的标准硬件描述语言。VHDL   支持硬件的设计、验证、综合和测试，以及硬件设计数据的交换、维护、修改和硬件的实现，具有描述能力强、生命周期长、支持大规模设计的分解和已有设计的再 利用等优点。利用VHDL这些优点和先进的EDA工具，根据具体的实际要求，我们可以自己来设计串口异步通信电路。
2串口异步通信的帧格式和波特率
2.1 串行异步通信的帧格式

在串行异步通信中，数据位是以字符为传送单位，数据位的前、后要有起始位、停止位，另外可以在停止位的前面加上一个比特位(bit)的校验位。其帧格式如图1所示。


起始位是一个逻辑0，总是加在每一帧的开始，为的是提醒数据接收设备接收数据，在接收数据位过程中又被分离出去。数据位根据串行通信协议，允许传输的字符 长度可以为5、6、7或8位。通常数据位为7位或8位，如果要传输非ASCII数据（假如使用扩展字符设置的文本或者二进制数据），数据位格式就需要采用 8  位。数据位被传输时从一个字符的最低位数据开始，最高位数据在最后。例如字母C在ASCII表中是十进制67，二进制的01000011，那么传输的将是   11000010。校验位是为了验证传输的数据是否被正确接收，常见的校验方法是奇、偶校验。另外校验位也可以为0校验或者1校验，即不管数据位中1的个 数是多少，校验位始终为0或者1，如果在传输的过程中校验位发生了变化，这就提示出现了某类错误。不过，在传输数据的时候，也可以不用校验位。停止位，为 逻辑1，总在每一帧的末尾，可以是1位、1.5位或者2位。最常用的是1位，超过1位的停止位通常出现在这样的场合：在处理下一个即将发送来的字符之前接 收设备要求附加时间。
2.2 串行异步通信的波特率

串行口每秒发送或接收数据的位数为波特率。若发送或接收一位数据需要时间为t，则波特率为1/ t,相应的发送或接收时钟为1/t Hz。发送和接收设备的波特率应该设置成一致，如果两者的波特率不一致，将会出现校验错或者帧错。
3 串行发送电路的设计
为简化电路设计的复杂性，采用的帧格式为： 1位开始位+8位数据位+1位停止位，没有校验位，波特率为9600。
3.1 波特率发生器的设计

要产生9600波特率，要有一个不低于9600  Hz的时钟才可以。为产生高精度的时钟，我选了6MHz（6M能整除9600）的晶振来提供外部时钟。当然，你也可以选其它频率的时钟来产生9600  Hz的时钟。对于6MHz时钟，需要设计一个625进制的分频器来产生9600波特率的时钟信号。用VHDL设计分频器较简单，在这里就不再给出源程序 了。
3.2 发送电路的设计

根据采用的帧格式,需要发送的数据为10位(1位开始位、8位数据位、1位停止位)，在发送完这10位后，就应该停止发送，并使发送端电平处于逻辑1，然后等候下次的发送。下面是实现上述功能的VHDL源程序：
library ieee;
use ieee.std_logic_1164.all;
entity Com is
port(clk,en:in std_logic;
Send_data:in std_logic_vector(9 downto 0);
serialut std_logic);
end com;
architecture com_arc of com is
begin
process(clk)
variable count:integer range 0 to 9 :=0;
begin
if en='0' then
count:=0;
serial<='1';
elsif rising_edge(clk) then
if count=9 then
serial<=Send_data(9);
else
serial<=Send_data(count);
count:=count+1;
end if;
end if;
end process;
end com_arc;
其中，Send_data(0 to  9)表示需要发送的数据帧，发送时，开始位Send_data(0)必须为逻辑0，停止位Send_data(9)必须为逻辑1，否者与硬件电路连接的设 备接收到的数据会出现错误。在发送每一帧之前，首先给输入端en一个低电平脉冲，让电路复位(count置0)，然后开始发送。变量count  在进程中用来记录发送的数据数目，当数据帧发送完后，发送端就一直发送停止位(逻辑1)。


3.3 时序仿真

选EDA 工具，对VHDL源程序编译。用的是 Altera公司的MAX+plus II 9.3  Baseline，这个工具支持VHDL的编译、仿真。图2是编译后的仿真结果，其中，Clk为频率9600Hz的时钟，Send_data0为开始位，  Send_data[8..0]为数据位， Send_data9为停止位。结果显示，输出完全是按数据帧格式发送的。
4 串行接收电路的设计

接收电路比发送电路要复杂，接收电路要时实检测起始位的到来，一旦检测到起始位到，就要将这一帧数据接收下来。为提高接收的准确性，减少误码率，每一位数 据都用3倍频的波特率对数据进行采样（如图3所示），然后对3次采样结果进行判决：如果3次采样中至少有2次为高电平，则接收这一位数据被判决为高电平， 否者，为低电平。
4.1 波特率发生器和采样时钟的设计

为完成3次采样，除了频率为9600Hz的接收时钟外，还要有一个3倍频的采样时钟。下面是实现上述功能的VHDL源程序：
library ieee;

use ieee.std_logic_1164.all;
entity count625 is
port(clk,en:in std_logic; Clock1,Clock3ut std_logic);
end count625;
architecture count625_arc of count625 is
begin
process(clk,en)
variable count:integer range 0 to 625 :=0;
begin
if en='0' then
NUll;
elsif (rising_edge(clk)) then
count:=count+1;
if count=625 then
Clock1<='1'; count:=0;
else
Clock1<='0';
end if;
if (count=100 or count=300 or count=500 ) then
Clock3<='1';
else
Clock3<='0';
end if;
end if;
end process;
end count625_arc;
其中clk为6MHz的时钟；en控制波形的产生； Clock1为9600Hz的接收时钟； Clock3为3倍频的采样时钟。
4 串行接收电路的设计

接收电路比发送电路要复杂，接收电路要时实检测起始位的到来，一旦检测到起始位到，就要将这一帧数据接收下来。为提高接收的准确性，减少误码率，每一位数 据都用3倍频的波特率对数据进行采样（如图3所示），然后对3次采样结果进行判决：如果3次采样中至少有2次为高电平，则接收这一位数据被判决为高电平， 否者，为低电平。
4.1 波特率发生器和采样时钟的设计

为完成3次采样，除了频率为9600Hz的接收时钟外，还要有一个3倍频的采样时钟。下面是实现上述功能的VHDL源程序：
library ieee;

use ieee.std_logic_1164.all;
entity count625 is
port(clk,en:in std_logic; Clock1,Clock3ut std_logic);
end count625;
architecture count625_arc of count625 is
begin
process(clk,en)
variable count:integer range 0 to 625 :=0;
begin
if en='0' then
NUll;
elsif (rising_edge(clk)) then
count:=count+1;
if count=625 then
Clock1<='1'; count:=0;
else
Clock1<='0';
end if;
if (count=100 or count=300 or count=500 ) then
Clock3<='1';
else
Clock3<='0';
end if;
end if;
end process;
end count625_arc;
其中clk为6MHz的时钟；en控制波形的产生； Clock1为9600Hz的接收时钟； Clock3为3倍频的采样时钟。
4.2 接收电路的设计

串行接收电路首先要能判断接收数据的到来，即每一帧的开始，然后对数据进行3次采样，最后判决输出。为简化设计，帧格式仍然采用1位开始位+8位数据位+1位停止位。下面是设计的接收电路VHDL程序：
library ieee;
use ieee.std_logic_1164.all;
entity com_receive10 is


port(com,clr,clk1,clk3:in std_logic;Qut std_logic_vector(0 to 9);Validut std_logic);

end com_receive10;
architecture com_receive10_arc of com_receive10 is
Signal Enable:std_logic :='1';
Signal Hold:std_logic :='0';
Signal N:std_logic_vector(0 to 2) :="000";
begin
Valid<=Enable and Hold;
process(clk1,clr)
variable Num:integer range 0 to 9 :=0;
begin
if clr='0' then
Enable<='1' Num:=0; Q<="0000000000";
elsif (rising_edge(clk1)) then
Q(Num)<=(N(0) and N(1)) or (N(1) and N(2)) or (N(0) and N(2));
if Num=9 then
Enable<='0'; Num:=0;
else
Num:=Num+1;
end if;
end if;
end process;
process(clk3,clr)
variable m:integer range 0 to 2 :=0;
begin
if clr='0' then
m:=0;
elsif(rising_edge(clk3)) then
N(m)<=com;
if m=2 then
m:=0;
else
m:=m+1;
end if;
end if;
end process;
process(clr,com)
begin


if clr='0' then

Hold<='0';
elsif falling_edge(com) then
Hold<='1';
end if;
end process;
end com_receive10_arc;
其中，N(m)<=com 用来对波形采样；Q(Num)<=(N(0) and N(1)) or (N(1) and N(2))  or (N(0) and  N(2))是对其中1位数据的3次采样结果判决；Num用来记录接收的数据位数；falling_edge(com)是用来时实检测每一帧的起始位（即下 降沿）的到来；Valid<=Enable and Hold用来输出到波特率发生器电路单元控制时钟的产生，最后将一帧的10位数据输出。
用MAX+plus II 9.3 Baseline将上面两个VHDL文件制成库器件，然后在电路图上调出来，最后做成的串行接收电路图如图4所示。


4.3 时序仿真

时序仿真如图5所示，Receive为接收到的序
列波形，最后结果：接收到的数据位为6D，起始位为0，停止位为1。
5 结束语
VHDL  语言设计的出现从根本上改变了以往数字电路的设计模式,使电路设计由硬件设计转变为软件设计,这样提高了设计的灵活性,降低了电路的复杂程度,修改起来也 很方便。利用VHDL设计的灵活性，根据串行通信协议的要求，可以在实验室利用先进的EDA工具，用VHDL设计出符合自己实际需求的异步串行通信电路。
本文设计出的基于VHDL异步串行通信电路，在实验室已经与计算机串口RS-232进行了通信实验(注意：TTL和RS-232逻辑电平的转换)。实验证明，0至255的所有数据都能被正确收、发。